非易失性半导体存储器件及其制造方法

摘要

本发明涉及一种非易失性半导体存储器件及其制造方法。本发明能够实现一种即使使用具有相对高电阻率的导电材料用于电极也高度可靠的电阻变化元件。一种非易失性半导体存储器件具有第一布线、第二布线和在一端处电耦合到第一布线且在另一端处电耦合到第二布线的存储单元。该存储单元具有：通过改变电阻值来存储信息的电阻变化层，和耦合在电阻变化层的两端且不包含贵金属的第一电极和第二电极。第一电极包括外部电极和形成在外部电极和电阻变化层之间的界面电极。界面电极的厚度比外部电极的厚度薄。界面电极的电阻率比外部电极的电阻率高。在低电阻状态，第一电极的电阻值比电阻变化层的电阻值低。

权利要求

1.一种非易失性半导体存储器件，包括：

第一布线；

第二布线；和

存储单元，所述存储单元在一端电耦合到所述第一布线，在另一端电耦合到所述第二布线，其中所述存储单元包括：

电阻变化层，所述电阻变化层通过改变电阻值来存储信息；和第一电极和第二电极，所述第一电极和第二电极耦合到所述电阻变化层的两端并且不包含贵金属，其中所述第一电极包括：

第一外部电极；和

第一界面电极，所述第一界面电极形成在所述第一外部电极和所述电阻变化层之间，其中所述第一界面电极的厚度比所述第一外部电极的厚度薄，其中所述第一界面电极的电阻率比所述第一外部电极的电阻率高，并且其中在低电阻状态中，所述第一电极的电阻值比所述电阻变化层的电阻值低，其中所述非易失性半导体存储器件是导电细丝型电阻随机存储器件，其中所述第一界面电极的材料与在所述电阻变化层中包括的元素相比是难氧化的。

2.根据权利要求1所述的非易失性半导体存储器件，其中所述第一界面电极包括过渡金属氮化物。

3.根据权利要求2所述的非易失性半导体存储器件，其中所述第一界面电极包括氮化钛或氮化钽。

4.根据权利要求1所述的非易失性半导体存储器件，其中在厚度方向上所述第一界面电极包括2至20个原子层。

5.根据权利要求1所述的非易失性半导体存储器件，其中所述第一电极的厚度大于初始化操作中形成在所述电阻变化层中的细丝直径的0％至不大于80％。

6.根据权利要求1所述的非易失性半导体存储器件，其中所述第二电极包括：

第二外部电极；和

第二界面电极，所述第二界面电极形成在所述第二外部电极和所述电阻变化层之间，其中所述第二界面电极的厚度比所述第二外部电极的厚度薄，其中所述第二界面电极的电阻率比所述第二外部电极的电阻率高，并且其中在低电阻状态中，所述第二电极的电阻值比所述电阻变化层的电阻值低。

7.根据权利要求1所述的非易失性半导体存储器件，其中所述第一外部电极包括金属膜；并且

其中所述第一界面电极包括金属氮化物。

8.根据权利要求7所述的非易失性半导体存储器件，其中所述第一界面电极和所述第一外部电极中的氮浓度从所述第一界面电极向所述第一外部电极连续降低。

9.根据权利要求1所述的非易失性半导体存储器件，其中所述存储单元进一步具有晶体管，所述晶体管串联耦合到所述第一电极或所述第二电极。

10.根据权利要求1所述的非易失性半导体存储器件，其中所述存储单元进一步具有二极管，所述二极管串联耦合到所述第一电极或所述第二电极。

说明书

非易失性半导体存储器件及其制造方法

[0001] 相关申请的交叉引用

[0002] 2011年9月9日提交的日本专利申请No.2011-197398的公开，包括说明书、附图和摘要，以其整体作为合并在这里。

技术领域

[0003] 本发明涉及一种非易失性半导体存储器件及其制造方法，具体地涉及一种电阻随机存取非易失性半导体存储器件及其制造方法。

背景技术

[0004] 在非易失性存储器领域中，已经积极研究了闪速存储器、FeRAM(Ferroelectric Random Access Memory：铁电随机存取存储器)、MRAM(Magnetic Random Access Memory：磁性随机存取存储器)、OUM(Ovonic Unified Memory：奥弗辛斯基电效应统一存储器)、PRAM(Phase change Random Access Memory：相变随机存取存储器；专利文献1)等。

[0005] 近年来，已经提出了一种与该非易失性存储器不同的电阻随机存取非易失性存储器(ReRAM：resistance random access nonvolatile memory)(非专利文献1)。在这种电阻随机存取非易失性存储器中，通过施加电压脉冲并改变存储单元的电阻变化部分的电阻值来写入信息。电阻随机存取非易失性存储器能够无损地读写信息。另外，电阻随机存取非易失性存储器具有小元件面积，因而能够被多值化。从而，由于电阻随机存取非易失性存储器比现有的非易失性存储器具有更高的电位，所以期望其是有前景的。

[0006] 电阻随机存取非易失性存储器的电阻变化机制分为两种主要类型：电化学型和细丝型(filament type)。电化学型需要正电压和负电压来改变电阻，而细丝型使得单极操作成为可能。(非专利文献1和2)

[0007] 电阻变化元件具有通过在电极之间插入电阻变化层形成的结构。这意味着是两端子元件。通常使用诸如WOx(氧化钨)、NiOx(氧化镍)、TaOx(氧化钽)、ZrOx(氧化锆)、HfOx(氧化铪)等过渡金属氧化物作为细丝型电阻变化元件的电阻变化层的材料。在许多种情况下，初始状态处于绝缘态。通常使用诸如Pt(铂)、Ru(钌)、W(钨)、Al(铝)、Cu(铜)等单物质金属、尤其是贵金属作为电极的材料。

[0008] 图1是示出典型细丝型电阻变化元件的操作方法的实例的示意图。该电阻变化元件：具有通过堆叠上电极252、电阻变化层241和下电极251形成的结构；并且与电阻器250串联耦合。

[0009] 通过电极之间的介电击穿进行初始化。也就是，如(a)所示，将施加到上电极252的电压VT.E.、施加到下电极251的电压VB.E.和施加到晶体管250栅极的电压VG分别设定为2.5V、0V和2V。由此将介电击穿电压施加在上电极252和下电极251之间。结果，如(b)所示，在电阻变化层241的一部分中，在上电极252和下电极251之间形成(也称为“成型(forming)”)了类似桥的、称为细丝(filament)241a的低电阻导电路径。该状态称为低电阻状态(LRS)。在这种情况下，在介电击穿之后，通过经由外部电路(在图中未示出)来控制在细丝241a中流动的电流，控制细丝241a的电阻，使其不要太小。例如，调整流动的电流，使其具有1kW的电阻。

[0010] 通过切断细丝的一部分执行电阻增加。也就是，如(b)所示，将施加到上电极252的电压VT.E.、施加到下电极251的电压VB.E.和施加到晶体管250栅极的电压VG分别设定为1.0V、0V和5V。结果，如(c)所示，细丝的一部分被切断(也称为“复位(Reset)”)。这种状态称为高电阻状态(HRS)。通过对细丝241a提供不小于阈值的功率来使细丝241a切断。在这种情况下，必须将超过阈值的电压施加到细丝241a的两端(P＝V2/R,V>(RP)0.5)。已经知道，可以通过隧道势垒模式来解释细丝241a切断的部分。

[0011] 通过向细丝施加比电阻增加电压高的电压，并且由此使切断的细丝再次耦合来执行电阻减小。也就是，如(c)所示，将施加到上电极252的电压VT.E.、施加到下电极251的电压VB.E.和施加到晶体管250栅极的电压VG分别设定为2.5V、0V和2V。结果，如(b)所示，切断的细丝241a再次耦合(也称为“置位(Set)”)。该状态为低电阻状态(LRS)。通过隧道势垒的介电击穿使细丝241a再次耦合。

[0012] [现有技术文献]

[0013] [专利文献]

[0014] [专利文献1]

[0015] 日本未审查专利公布No.2007-149170

[0016] [非专利文献]

[0017] [非专利文献1]

[0018] W.W.Zhuang et al.,"Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)",Electron Devices Meeting,
2002.IEDM'02.Digest.International,pp.193-196(2002).

[0019] [非专利文献2]

[0020] Shima et al."Resistance switching in the metal deficient-type oxides:NiO and CoO",Appl.Phys.Lett.91,012901(2007).

[0021] [非专利文献3]

[0022] G.S.Park et al.,"Observation of electric-field induced Ni filament channels in polycrystalline NiOx film",Appl.Phys.Lett.91,222103(2007).[0023] [非专利文献4]

[0024] C.Yoshida et al.,"High speed resistive switching in Pt/TiO2/TiN film for nonvolatile memory application",Appl.Phys.Lett.91,223510(2007).

发明内容

[0025] 如上所述，通常使用贵金属作为在电阻变化元件中的电极的材料。一个原因是：当使用贵金属作为电极材料时，电极几乎不会被氧化，由此获得了良好的电阻变化特性。如果电极材料是容易氧化的材料，存储单元的可靠性就会受到如保持特性降低的不利影响。

[0026] 然而当使用贵金属时，也存在下面的问题。首先，贵金属几乎不能通过干法工艺处理。另外，贵金属本身非常昂贵。此外，贵金属的制造工艺关于其他制造工艺没有生产线的兼容性，因此增加了引入制造工艺的制造成本。而且，考虑到污染，与CMOS生产线的亲和性很差。

[0027] 为了避免上述问题，本发明人研究了使用诸如氮化钛的、具有高度生产线兼容性的现有材料作为电阻变化元件中的电极材料的方法。这里，基于在细丝型电阻变化元件中使用ZrOx(氧化锆)用于电阻变换层并且使用Ru(钌)或TiNx氮化钛(氮化钛)用于电极的情况进行说明。在这种情况下，MIM(金属/绝缘体/金属)部分，即电极/电阻变化元件/电极部分，是Ru/ZrOx/Ru或TiNx/ZrOx/TiNx。在使用Ru和使用TiNx用于电极的情况之间，元件的尺寸和每个膜的厚度是相同的。

[0028] 在使用Ru用于电极的情况下，当将大约0.5V的电压施加到MIM部分的两端上时，增加了电阻变化元件的电阻。其间，当将大约2.0V的电压施加到MIM部分的两端上时，电阻变化元件的电阻降低。已经发现，即使考虑到电压的变化，在电阻增加电压和电阻减小电压之间也存在大约1.5V的足够余量。因此，当使用Ru用于电极时，可以获得高度可靠的电阻变化特性。

[0029] 另一方面，在使用TiNx用于电极的情况下，电阻变化元件的电阻不会增加，除非将大约0.8V的电压施加到MIM部分的两端。此外，当将大约1.0V的电压施加到MIM部分的两端时，电阻变化元件的电阻减小。已经发现，在电阻增加电压和电阻减小电压之间几乎不存在电压差，并且考虑到电压变化，不能获得足够的余量。因此，当使用TiNx用于电极时，不能获得良好的电阻变化特性。希望即使未使用贵金属作为电极也实现高稳定性的电阻变化元件。希望即使使用具有相对高电阻率的导电材料用于电极也实现高度稳定的电阻变化元件。希望实现一种高稳定性的电阻变化元件，其使用具有与其它制造工艺高度生产线兼容的材料作为电极材料。

[0030] 在下文中参考在本发明的实施例中使用的数字和代码说明解决这些问题的方式。为了澄清权利要求范围内的描述和本发明的实施例之间的对应关系，对这些数字和代码添加了圆括号。然而，这些数字和代码不应该用于解释权利要求的范围中描述的本发明的技术范围。

[0031] 根据本发明的非易失性半导体存储器件具有：第一布线(54)、第二布线(55)和分别在一端处电耦合到第一布线(54)且在另一端处电耦合到第二布线(55)的存储单元(70)。存储单元(10)具有通过改变电阻值来存储信息的电阻变化层(41)，和耦合到电阻变化层(41)两端并且不包含贵金属的第一电极(51)和第二电极(52)。第一电极(51)包括第一外部电极(43)和形成在第一外部电极(43)和电阻变化层(41)之间的第一界面电极(42)。第一界面电极(42)的厚度比第一外部电极(42)的厚度薄。第一界面电极(42)的电阻率比第一外部电极(43)的电阻率高。第一电极(51)的电阻值(Rs)比低电阻状态中电阻变化层(52)的电阻值(Ron)低。

[0032] 本发明使得即使在使用具有相对高的电阻率的导电材料用于电极时也能够实现高可靠性的电阻变化元件。

附图说明

[0033] 图1是示出典型的细丝型电阻变化元件的操作方法中的实例的示意图。

[0034] 图2是示意性示出根据本发明的第一实施例的非易失性半导体存储器件中的电阻变化元件的构造实例的截面图。

[0035] 图3是示意性示出根据本发明的第一实施例的电阻变化元件的具体实例和比较例的截面图。

[0036] 图4A是示出图3中的样品(a)的电阻变化特性的曲线图。

[0037] 图4B是示出图3中的样品(b)的电阻变化特性的曲线图。

[0038] 图5A是说明电极电阻和电阻变化操作之间的关系的示意图。

[0039] 图5B是说明电极电阻和电阻变化操作之间的关系的示意图。

[0040] 图5C是说明电极电阻和电阻变化操作之间的关系的示意图。

[0041] 图5D是说明电极电阻和电阻变化操作之间的关系的示意图。

[0042] 图6是示出电极部分及其附近的示意图。

[0043] 图7是示出电极部分的电阻Rs的计算结果的曲线图。

[0044] 图8是示出电极部分的电阻Rs的计算结果的曲线图。

[0045] 图9是示意性示出根据本发明的第二实施例的非易失性半导体存储器件中的电阻变化元件的构造实例的截面图。

[0046] 图10是示出根据本发明的第三实施例的非易失性半导体存储器件中的单元阵列的构造实例的截面图。

[0047] 图11A是示出根据本发明的第三实施例的非易失性半导体存储器件的制造方法的截面图。

[0048] 图11B是示出根据本发明的第三实施例的非易失性半导体存储器件的制造方法的截面图。

[0049] 图11C是示出根据本发明的第三实施例的非易失性半导体存储器件的制造方法的截面图。

[0050] 图11D是示出根据本发明的第三实施例的非易失性半导体存储器件的制造方法的截面图。

[0051] 图11E是示出根据本发明的第三实施例的非易失性半导体存储器件的制造方法的截面图。

[0052] 图11F是示出根据本发明的第三实施例的非易失性半导体存储器件的制造方法的截面图。

[0053] 图12是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的构造实例的透视图。

[0054] 图13A是示出根据本发明的第四实施例的非易失性半导体存储器件的构造实例的平面图。

[0055] 图13B是沿着图13A中的线I-I*的截面图。

[0056] 图13C是沿着图13A中的线II-II*的截面图。

[0057] 图13D是沿着图13A中的线III-III*的截面图。

[0058] 图13E是沿着图13A中的线IV-IV*的截面图。

[0059] 图14A是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0060] 图14B是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0061] 图14C是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0062] 图14D是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0063] 图14E是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0064] 图14F是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0065] 图14G是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0066] 图14H是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0067] 图14I是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

具体实施方式

[0068] 在下文中参考附图说明根据本发明的非易失性半导体存储器件及其制造方法的实施例。

[0069] (第一实施例)

[0070] 说明根据本发明的第一实施例的非易失性半导体存储器件。图2是示意性示出根据本发明的第一实施例的非易失性半导体存储器件中的电阻变化元件的构造实例的截面图。电阻变化元件40是细丝型电阻变化元件，并且通过改变电阻值来存储信息。该电阻变化元件40分别在一侧上耦合到第一布线54并且在另一侧上耦合到第二布线55。第一布线54和第二布线55中的每一个都是以包括Cu(铜)等的金属层45或49和包括TaNx(氮化钛)等的阻挡层44或48的叠层体例示。

[0071] 电阻变化元件40通过改变电阻值来存储信息。其具有电阻变化层41和形成在两端处的下电极51和上电极52。

[0072] 下电极51是在一侧上的电极，用于向电阻变化层41提供电流和电压。其包括不包含贵金属的导电材料。稍后详细说明。下电极51具有第一界面电极42和第一外部电极43。第一界面电极42形成为使得一个面接触电阻变化层41并且另一个面接触第一外部电极43。第一外部电极43形成为使得一个面接触第一界面电极42和另一个面接触第一布线54的阻挡层44。

[0073] 第一界面电极42包括不包含贵金属并且与包含在电阻变化层41中的元素相比难氧化的导电材料。例如，第一界面电极42的材料氧化的自由能绝对值小于包含在电阻变化层41中的元素氧化的自由能绝对值。通过这种方式，第一界面电极42很难氧化，可以获得良好的电阻变化特性，并且提高了存储单元的可靠性。第一界面电极42的材料的例子是：Al(铝)、Mg(镁)、W(钨)、Co(钴)、Zn(锌)、Ni(镍)、K(钾)、Li(锂)、Fe(铁)、Sn(锡)、Cr(铬)、Pb(铅)、Ti(钛)和Ta(钽)；它们的合金；和它们的氧化物、氮化物、氟化物、碳化物和硅化物。第一界面电极42可以是这些材料的叠层体。在这些材料中，从上述特性和具有高度生产线兼容性的材料的角度考虑，过渡金属氮化物是尤其优选的。更期望是TiNx或TaNx。

[0074] 由于至少需要第一界面电极42具有保护下电极51和电阻变化层41不被氧化的功能，所以为了确保覆盖电阻变化层41的表面，优选的是，第一界面电极42包括大约两个或更多的原子层。另一方面，由于上述材料可能具有高电阻率，所以为了保持下电极51的电阻小，优选的是，第一界面电极42包括大约20个或更少的原子层。替代地，优选的是第一界面电极42的厚度不小于1nm至大约10nm。

[0075] 第一外部电极43包括不含有贵金属并且与第一界面电极42的材料相比具有低电阻率的导电材料。通过这种方式，能够降低下电极541的整体电阻，即使第一界面电极42包括具有相对高电阻率的材料。第一外部电极43的材料的例子是：Al(铝)、Mg(镁)、W(钨)、Co(钴)、Zn(锌)、Ni(镍)、K(钾)、Li(锂)、Fe(铁)、Sn(锡)、Cr(铬)、Pb(铅)、Ti(钛)和Ta(钽)；它们的合金；和它们的氧化物、氮化物、氟化物、碳化物和硅化物。第一外部电极43可以是这些材料的叠层体。

[0076] 上电极52是另一侧上的电极，用于向电阻变化层41提供电流和电压。其包括不包含贵金属的导电材料。上电极52是包括可用于第一界面电极42和第一外部电极43的材料的任意一种的单层电极。上电极52不必具有双层结构，因为电阻变化元件40仅要求至少一个电极具有这种与下电极51一样的特性。然而，优选的是上电极52具有第二界面电极46和第二外部电极47。第二界面电极46和第二外部电极47分别与第一界面电极42和第一外部电极43相同。在该情况下，该电极可以是难氧化且具有良好电阻变化特性的低电阻电极。

[0077] 电阻变化层41通过改变电阻值来存储信息。例示了过渡金属氧化物，并且优选地例示了具有理想配比成分的ZrOx(氧化锆)、TaOx(氧化钽)或它们的叠层体，来作为电阻变化层41的材料。电阻变化层41的厚度优选地是不小于5nm至大约20nm。

[0078] 这里，根据本实施例的电阻变化元件可以具有通过至少在局部区域上堆叠相邻层形成的结构。

[0079] 下文详细说明根据本实施例的电阻变化元件。在根据本实施例的电阻变化元件40中，初始化处理是重要的。初始化处理是：在中间插入有电阻变化层41的下电极51和上电极52之间施加初始化电压并将电阻变化层41的电阻值降低到比施加电压以前的电阻值低的值的处理；并且被称为“成型”(非专利文献3和4)。在应用了处理之后，通过在下电极51和上电极52之间施加指定的电压，能够将电阻改变从低电阻状态到高电阻状态，或者从高电阻状态改变到低电阻状态。

[0080] 说明根据本实施例的电阻变化元件的具体实例和比较例。图3是示意性示出根据本发明的第一实施例的电阻变化元件的具体实例和比较例的截面图。符号(a)示出了比较例，而符号(b)示出了根据本实施例的电阻变化元件的具体实例。

[0081] 首先，说明作为比较例的样品(a)的制造方法。首先，在半导体(单晶硅)衬底上堆叠50nm厚的Cu(铜)的金属层145和5nm厚度的TaNx(氮化钽)的阻挡层144，作为第一布线154。随后，在第一布线154上堆叠5nm厚度的Ta(钽)第一外部电极143和10nm厚度的TiNx(氮化钛)的第一界面电极142，作为下电极151。随后，在第一界面电极142上形成6nm厚度的ZrOx(氧化锆)，作为电阻变化层141。随后，在电阻变化层141上堆叠10nm厚度的TiNx(氮化钛)的第二界面电极146和50nm厚度的Ta(钽)的第二外部电极147，作为上电极152。最后，堆叠5nm厚度的TaNx(氮化钽)的阻挡层148和50nm厚度的Cu(铜)的金属层149，作为第二布线
155。作为形成这些层的方法，可以采用DC溅射方法、RF溅射方法、CVD方法和ALD方法中的任意一种。在这样制造的样品(a)中，下电极151和上电极152中的TiNx(氮化钛)的膜厚度相对大。因此，这两个电极的电阻值相对高。

[0082] 在下文中说明作为根据本实施例的电阻变化元件的具体实例的样品(b)的制造方法。首先，在半导体(单晶硅)衬底上堆叠50nm厚的Cu(铜)的金属层45和5nm厚度的TaNx(氮化钽)的阻挡层44，作为第一布线54。随后，在第一布线54上方堆叠5nm厚度的Ta(钽)的第一外部电极43和2nm厚度的TiNx(氮化钛)的第一界面电极42，作为下电极51。随后，在第一界面电极42上方形成6nm厚度的ZrOx(氧化锆)，作为电阻变化层41。随后，在电阻变化层41上方堆叠2nm厚度的TiNx(氮化钛)的第二界面电极46和50nm厚度的Ta(钽)的第二外部电极47，作为上电极52。最后，堆叠5nm厚度的TaNx(氮化钽)的阻挡层48和50nm厚度的Cu(铜)的金属层49，作为第二布线55。作为形成这些层的方法，可以采用DC溅射方法、RF溅射方法、CVD方法和ALD方法中的任意一种。在这样制造的样品(b)中，下电极51和上电极52中的TiNx(氮化钛)的膜厚度相对小。因此，这两个电极的电阻值相对低。

[0083] 在下文中说明图3中上面描述的样品(a)和(b)的电阻变化特性的评测结果。图4A和4B分别是示出图3中样品(a)和(b)的电阻变化特性的曲线图。水平轴示出了施加电压，并且纵轴示出了流动的电流。这里，在每个曲线图中，示出了多个电阻变化操作。

[0084] 在任意一种情况下，首先为了在电阻随机存取层141或41的一部分上形成导电细丝，通过使第一布线154或54接地并且使第二布线155或55的电压从0V转变到4V，来进行成型操作。在这种情况下，利用外部电路(图中未示出)将流动的电流控制到大约300μA，以便细丝的电阻可以不过度低。结果，电阻变化元件141或41具有大约3×10+3Ω的电阻。

[0085] 通过不应用电流控制而简单地施加电压，进行电阻增加操作。通过简单地施加不小于电阻增加电压的电压，进行电阻降低操作。假设如果电阻增加电压和电阻减小电压是同一等级的值，那么就不能以高可靠性来实现高电阻状态和低电阻状态之间的电阻变化。例如，在电阻增加操作中同时发生电阻增加和电阻减小。

[0086] 如图4A所示，很显然，在图3中样品(a)的电阻变化操作中，电阻增加出现在0.8V附近，并且电阻降低出现在1.1V附近。电阻增加和电阻降低之间的电压余量仅仅是大约0.3V。因此，如果考虑到电压变化的存在，很难以高可靠性来进行电阻变化操作。

[0087] 另一方面，如图4B所示，很显然，在图3中样品(b)的电阻变化操作中，电阻增加发生在0.5V附近，并且电阻降低出现在1.5V附近。电阻增加和电阻降低之间的电压余量大约是1.0V。因此，即使考虑到电压变化的存在，也能以高可靠性来进行电阻变化操作。

[0088] 如上所述，很显然，在样品(a)和样品(b)之间电阻变化特性有很大差异。如上所述，两个样品之间的差异在于下电极和上电极中TiNx(氮化钛)的膜厚度，也就是下电极和上电极的电阻值。很显然，具有相对小膜厚度和低电阻值的样品(b)具有更好的电阻变化特性。在下文中说明原因(机理)。

[0089] 图5A至5D是说明电极的电阻和电阻变化操作之间关系的示意图。图5A是低电阻状态中电阻变化元件的侧面图，图5B是沿着图5A中线Q-Q*的电阻变化元件的截面图。图5C和5D是示出图5A中电阻变化元件的等效电路的图。

[0090] 如图5A和5B所示，电阻变化元件具有电阻变化层41，电阻变化层41具有通过初始化操作形成的细丝41a和分别形成在细丝41a上方和下方的上电极52和下电极51。这里，电阻变化层41的直径用F表示，并且细丝41a的直径用d表示。这里，当不必区分上电极52与下电极51时，简单地将任意一个电极都称为电极部分58。

[0091] 在低电阻状态下的电阻变化元件40中MIN部分(上电极52/电阻变化层41/下电极51)的电阻RMIN，除了考虑细丝41a的电阻RFilament之外，还必须考虑与它耦合的上电极52的电阻RsT.E.和下电极51的电阻RsB.E.(图5C)。也就是，保持表达式：

[0092] RMIN＝RFilament+RsT.E.+RsB.E.   (0)

[0093] 在这种情况下，当上电极52和下电极51的电阻RsT.E.和电阻RsB.E.与细丝41a的电阻RFilament相比不能忽略时，与施加在MIN部分上的电压相比，施加到细丝41a上的有效电位差小于不被忽略的程度。

[0094] 在这种情况下，在电极的电阻RsT.E.和RsB.E.和细丝的电阻RFilament之间的关系推测如下。

[0095] [数值表达式1]

[0096]

[0097]

[0098]

[0099] VFilament＝VRESET   (4)

[0100]

[0101] VMIM＜VSET   (6)

[0102]

[0103]

[0104] 如表达式(1)所示，施加到细丝41a的电压VFilament在两个电极部分58处降低，并且因此变为低于施加在上电极52和下电极51之间的电压VMIN。因此，如表达式(2)所示，为了向细丝41a施加足够用于电阻增加的电压，考虑到在两个电极部分58两端的电压降，需要施加更高的电压。假定电极部分58中的每一个的电阻由Rs表示，如表达式(3)所示(图5D)，并且为了电阻增加而施加到细丝41a的电压由VRESET表示，如表达式(4)所示。那么，根据表达式(2)至(4)，在高电阻操作期间，要施加在上电极52和下电极51之间的电压VMIN由表达式(5)表示。显然，对于高电阻操作需要的电压VMIN(表达式5)必须低于电阻减小电压VSET，如表达式(6)所示。结果，电极部分58中的每一个的电阻Rs和细丝41a的电阻RFilament之间的关系必须满足表达式(7)。将表达式(7)变型，并且由此必须满足表达式(8)。例如，当为了电阻增加而要施加到细丝41a的电压VRESET为0.5V并且为了电阻减小而施加到细丝41a的电压VSET为1.5V时，根据表达式(8)，保持表达式Rs＜RFilament。因此，除非电极部分58中的每一个的电阻Rs小于细丝41a的电阻RFilament，否则不可能控制电阻变化。也就是，为了提高电阻变化操作的可控制性，需要减小电极部分5中的每一个的电阻Rs，使得其充分小于细丝41a的电阻RFilament。

[0105] 这里，进一步讨论电极部分58中的每一个的电阻Rs。图6是示出电极部分及其附近的示意图。让我们假设：圆盘状电极部分58接触圆柱状导电细丝41a，如图6所示。此外，分别地，将细丝41a的直径定义为d，其长度为l，电极部分58的直径为F，并且其厚度为h。

[0106] [数值表达式2]

[0107] RS＝RBulk+RSp+RCO   (9)

[0108]

[0109]

[0110]

[0111]

[0112] 接触细丝41a的电极部分58的电阻Rs可以通过分成三个分量来定义：体电阻RBulk、扩散电阻RSp和电极部分58的接触电阻RCO，如表达式(9)所示。体电阻RBulk是电极部分58材料自身的电阻。扩散电阻RSp是当电流从细丝41a流入电极部分58并从细丝41a(小截面积)扩散到电极部分58的整个表面(大截面积)时的电阻或者相反情况时的电阻。接触电阻RCO是细丝41a和电极部分58之间的接触电阻。

[0113] 当内部不存在组成分布(composition profile)时，通过如表达式(10)中所示出的欧姆定律描述电极部分58的体电阻RBulk。这里，电极部分58的电阻率定义为ρ，并且电极2
部分58的截面积由A(＝πF/4)表示。扩散电阻RSp取决于电极部分58的厚度h和电阻率ρ以及细丝41a的直径d，如表达式(11)所示。可以估算：接触电阻RCO主要是由电极部分58和细丝
41a之间的界面的肖特基势垒造成的，并且可以将接触电阻RCO描述为表达式(12)。由于低电阻状态中电流-电压特性是欧姆性的，然而，作为实际测量的结果，可以估算：接触电阻的效果小到可以忽略(RCO≈0)。因此，电极部分58的电阻Rs以表达式(13)为模型。

[0114] 这里，扩散电阻RSp的值(表达式(14)、表达式(11)的重新表述)，根据电极部分58的厚度h和细丝41a的直径d之间的关系而变化。

[0115] [数值表达式3]

[0116]

[0117]

[0118]

[0119] 当电极部分58的厚度h比细丝41a的直径足够大时，将表达式(14)描述为表达式(15)。也就是，扩散电阻RSp变为仅取决于细丝41a的直径d和电极部分58的电阻率ρ的量。另一方面，当电极部分58的厚度h比细丝41a的直径d足够小时，使用S作为细丝41a的截面积，将表达式(14)描述为表达式(16)。也就是，扩散电阻RSp变为取决于细丝41a的截面积S和电极部分58的厚度h和电阻率ρ的量。

[0120] 在下文中说明考虑到表达式(14)至(16)，计算表达式(13)中电极部分58的电阻Rs的结果。图7是示出电极部分58的电阻Rs的计算结果的曲线图。水平轴示出了电极部分58的厚度h，并且纵轴示出了电极部分58的电阻Rs。曲线A1、A2和A3表示当细丝41a的直径d分别为1nm、10nm和100nm时，电极部分58的电阻Rs(表达式(13))的厚度h依赖性。在这种情况下，假设电极部分58的直径F是100nm并且其电阻率ρ是300μΩcm(对应TiNx)。

[0121] 例如，当细丝41a的直径d为10nm(曲线A2)时，在电极部分58的厚度h不大于1μm(1×103nm)的区域中，电极部分58的扩散电阻RSp比它的体电阻RBulk足够大。因此，在电极部分1 3
58的厚度h大于细丝41a的直径d的区域中，也就是在从10(1×10 )nm到1μm(1×10nm)的范围内，电极部分58的电阻Rs没有大的变化。另一方面，当电极部分58的厚度h小于10(1×
101)nm时，电极部分58的电阻Rs与电极部分58的厚度h成比例减小。具体地，当电极部分58的厚度h是细丝41a的直径d的大约60％时(在曲线A2中h＝大约6nm)，电阻Rs根据电极部分
58的厚度h的减小而显著减小。这里，虚线αⅠ示出了电极部分58的电阻Rs开始与电极部分58的厚度h成比例减小的点。在细丝41a的直径d为1、10和100nm情况下，分别对应于电极部分
58的厚度h是细丝41a直径d的70％、60％和40％的点。细丝41a的直径d至少为100nm或更小，因此通过将电极部分58的厚度h控制为至少80％或更小，电阻值开始急剧减小。

[0122] 图8是示出电极部分58的电阻Rs的计算结果的曲线图。水平轴示出了电极部分58的厚度h，纵轴示出了电极部分58的电阻Rs。曲线B1、B2和B3分别表示当电极部分58的电阻率ρ为300μΩcm(对应TiNx)、15μΩcm(对应Ru)和1.7μΩcm(对应Cu)时，电极部分58的电阻Rs的厚度h依赖性(表达式(13))。在这种情况下，假设电极部分58的直径F为100nm，细丝41a的直径d为10nm。

[0123] 当电极部分58的材料的电阻率ρ变化时，当电阻率ρ低时电极部分58的电阻Rs也低。这里，虚线αⅠ、αⅡ和αⅢ示出了电极部分58的电阻Rs开始与电极部分58的厚度h成比例减小的点。

[0124] 根据上述结果，为了获得如样品(b)的、具有相对小膜厚度和低电阻值的结果，当细丝41a的直径d相同时，也就是当低电阻状态中的电阻值相同时，优选地选择低电阻率ρ的电极材料。此外，优选的是，将电极部分58的厚度h控制在细丝41a直径的80％或更小。通过这种方式，提高了电阻变化的可控制性，并且结果实现了具有高度稳定性的电阻变化元件。这里的电阻率ρ指的是整个电极部分58的电阻率。因此，在图2和3中的样品(b)的电阻变化元件40的情况下，对于下电极51，其指的是构成下电极51的第一界面电极42和第一外部电极43的平均电阻率。对于上电极51，其指的是构成上电极52的第二界面电极46和第二外部电极47的平均电阻率。

[0125] 在根据本实施例的电阻变化元件中，至少将下电极51和上电极52的一侧上的电极形成为使得具有双层结构，使用难氧化的电极作为与电阻变化元件的界面一侧上的界面电极，并且使用低电阻电极作为其外部上的外部电极。以这种方式，能够减小电极上的电阻，使得比电阻变化元件(细丝)上的电阻足够低。结果，能够提高电阻变化操作的可控性。

[0126] (第二实施例)

[0127] 说明根据本发明的第二实施例的非易失性半导体存储器件。图9是示意性示出根据本发明的第二实施例的非易失性半导体存储器件中的电阻变化元件的构造实例的截面图。在根据本实施例的电阻变化元件40a中，与根据第一实施例的电阻变化元件40相比，下电极51a和上电极52a的构造与第一实施例中的下电极51和上电极52的构造不同。在下文中主要说明不同点。

[0128] 电阻变化元件40a通过改变电阻值来存储信息。其具有电阻变化层41和形成在两端处的下电极51a和上电极52a。

[0129] 下电极51a包括不包含贵金属的导电材料，并且在其内部具有电阻率梯度。也就是，下电极51a形成为使得在电阻变化层41一侧上的电阻率可以高，并且在第一布线54一侧上的电阻率可以低。在中间，从电阻变化层41一侧向着第一布线54一侧，电阻率从高值向低值转变。例如，金属氮化物用在电阻变化层41一侧上，并且金属的单质用在第一布线54一侧上。在中间，从电阻变化层41向第一布线54一侧金属中的氮从高浓度向低浓度转变。例如，TiNx用在电阻变化层41一侧上，并且Ti用在第一布线54一侧上。在中间，从电阻变化层41一侧向着第一布线54一侧，Ti1-xNx中的x从0.5向0转变。这种转变可以是连续的或多级的。

[0130] 在这种情况下，金属氮化物具有相对高的电阻率，并且与包含在电阻变化层41中的元素相比是难氧化的材料。也就是，可以将与电阻变化层41接触的下电极51a一侧视为第一实施例中的第一界面电极(42)。其间，金属单质是与金属氮化物相比具有相对低电阻率的材料。也就是，可以将与第一布线54接触的下电极51a一侧视为第一实施例中的第一外部电极(43)。因此，可以认为下电极51a是具有电阻率梯度并且包括第一界面电极(42)和第一外部电极(43)的伪双层结构。这里，在这种情况下，在第一界面电极(42)和第一外部电极(43)两者中，膜的组成是不一致的，并且逐步变化的。

[0131] 与第一实施例中已经描述的，下电极51a的材料是不包含贵金属的导电材料，并且与包含在电阻变化层41中的元素相比是难氧化的材料。可以使用在第一实施例中已经描述的材料。然而在本实施例中，可以使用金属和其氮化物、其氧化物或其碳化物。具体地，优选的是使用过渡金属和其氮化物。实例是Ti和TiNx、Ta和TaNx、W和WNx等。

[0132] 作为用于制造下电极51a的方法，例如，将用作与下电极51a的电阻变化层41接触的金属膜一侧氮化的方法是可用的。这是因为第一界面电极(42)可以很薄，如在第一实施例中描述的。另外，在通过溅射方法等形成用于下电极51a的金属膜的同时，通过随着当处理面接近与电阻变化层41接触的一侧而引入和增加氮气来形成金属的氮化物膜的方法是可用的。

[0133] 其它与第一实施例中的第一界面电极42和第一外部电极43相同。

[0134] 上电极52a可以与第一实施例中的上电极相同，或者优选地可以具有与下电极51a相同的构造。当其具有与下电极51a相同的构造时，在通过使用氮气的溅射法等形成用于下电极51a的金属的氮化物膜的同时，通过随着处理面远离与电阻变化层41接触的一侧而减少氮气并最终停止氮气来形成金属膜的方法是可用的。

[0135] 在这种情况下，也能够获得与第一实施例相同的效果。此外，由于其不必堆叠两层作为两个电极，制造过程变得方便了。

[0136] (第三实施例)

[0137] 说明根据本发明的第三实施例的非易失性半导体存储器件。图10是示出根据本发明的第三实施例的非易失性半导体存储器件的构造实例的截面图。根据本实施例的非易失性半导体存储器件1具有存储单元70，存储单元70包括第一实施例中的电阻变化元件40(或者第二实施例中的电阻变化元件40a)。在这里的图中，省略了对用于电流和电压供应和充电的电路的描述(下同)。

[0138] 非易失性半导体存储器件1具有多个第一布线54、多个第二布线55、多个第三布线(在图中没有示出)和多个存储单元70。然而，在该图中，示出了一个存储单元70及其周围，因此仅示出了一个第一布线54、一个第二布线55和一个存储单元70。

[0139] 多个第一布线54例如是要成为位线并在X方向上彼此平行延伸的布线。多个第二布线55例如是接地线并在X方向上彼此平行延伸。多个第三布线(在图中未示出)例如是要成为字线的线，并且在Y方向上彼此平行延伸。多个存储单元70形成在多个第一布线54和多个第三布线(在图中未示出)的各个交叉点上。存储单元70具有晶体管50和电阻变化元件40(或40a)。

[0140] 晶体管50是控制晶体管，并且以MOS晶体管例示。晶体管50形成在包括p型单晶硅的半导体衬底11的表面区域中。该晶体管50具有栅极50a、栅极绝缘层50b、源极50c和漏极50d。在晶体管50上形成层间绝缘层71以覆盖该晶体管50。

[0141] 电阻变化元件40(或40a)形成在层间绝缘层71上。电阻变化元件40具有下电极51、电阻变化层41和上电极52，并且是如第一实施例(或第二实施例)中所描述的。下电极51和上电极52具有包括例如TiNx和W的叠层结构。电阻变化层41包括例如ZrOx。下电极51通过穿透层间绝缘膜71的接触通孔61耦合到漏极50d。在该电阻变化元件40和层间绝缘层71上形成层间绝缘膜72以覆盖该电阻变化元件40和层间绝缘层71。

[0142] 第一布线54通过穿透层间绝缘层71和72的接触通孔63耦合到源极50c。第二布线55通过形成在层间绝缘层72中的通孔62耦合到上电极52。第三布线(在图中没有示出)耦合到存储单元70附件的栅极50a。

[0143] 这里，上述的控制晶体管(晶体管50)是n型场效应晶体管(nFET)。然而，其还可以是p型场效应晶体管(pFET)。栅极绝缘层50b例如可以包括SiO2(二氧化硅)。栅极绝缘层50b例如可以通过热氧化半导体衬底11的表面来形成。另外，它可以包括金属氧化物，诸如HfOx(氧化铪)、ZrOx(氧化锆)或AlOx(氧化铝)。此外，它还可以包括硅酸盐或氮化物，或者可以是它们的叠层结构。

[0144] 栅极50a例如可以包括加入了磷的多晶硅。然而，它可以是金属栅极或硅化物栅极。例如可以通过2nm厚度的TiNx和5nm厚度的W的叠层结构构成下电极51和上电极52。然而如上所述，对于这些电极可以使用第一实施例中描述的材料。此外，电阻变化层41可以包括10nm厚度的ZrOx。然而，也可以使用第一实施例中描述的材料。

[0145] 在下文中说明用于操作图10中描述的非易失性半导体存储器件1的方法(用来操作电阻变化元件40或40a的方法)。首先，为了进行“成型”，例如，通过向栅极50a施加正电压，将晶体管50设定为“导通”状态，将正电压施加到第一布线54，并将正电压施加到下电极51，并且降低电阻变化层41的电阻。在这种情况下，调整施加到栅极50a上的电压，以便可以通过晶体管50限制电流，并且可以使电阻变化层41为期望的电阻值。这里，在“成型”中，可以将电压施加到第二布线55上而代替第一布线54。

[0146] 当在“成型”之后在低电阻状态和高电阻状态之间切换时，也是在晶体管50处于“导通”状态时，将指定的正电压施加到第一布线54上。当电阻从低电阻状态变成高电阻状态时，将电压施加到第一布线54上，该电压低于将电阻改变为低电阻状态的电压。调整施加到栅极50a的电压，使得电流可以不受晶体管50限制。另一方面，当使电阻从高电阻状态向低电阻状态变化时，将电压施加到第一布线54上，该电压高于将电阻改变为高电阻状态的电压。在这种情况下，调整施加到栅极50a的电压，以便电流可以受晶体管50的限制，并且电阻变化层41可以得到期望(指定)的电阻值。这里，当使电阻从高电阻状态向低电阻状态变化时，也能够将正电压施加到第二布线55而代替第一布线54。

[0147] 在下文中说明非易失性半导体存储器件1的制造方法。图11A至11F是示出根据本发明的第三实施例的非易失性半导体存储器件的制造方法的截面图。

[0148] 首先，如图11A所示，将栅极绝缘层50b和栅极50a形成在半导体衬底11上。例如，沉积SiO2(氧化硅)膜和p掺杂的多晶硅(加入磷的多晶硅)膜，并使用已知的光刻技术和蚀刻技术图案化这些膜。通过这种方式，形成栅极绝缘层50b和栅极50a。

[0149] 随后如图11B所示，通过以2×1015cm-2的密度(设定值)注入P(磷)，同时以栅极50a作为掩模，形成源极50c和漏极50d。

[0150] 随后如图11C所示，在半导体衬底11的整个面上沉积SiO2(氧化硅)，通过CMP(化学机械抛光)方法平坦化沉积膜的表面，并且由此形成层间绝缘层71。随后，通过使用已知的光刻技术和蚀刻技术在层间绝缘层71中形成达到漏极50d的接触孔。随后，通过堆叠TiNx(氮化钛)和W(钨)填充接触孔的内部。随后，通过使用CMP方法移除层间绝缘层71上的堆叠膜，来形成接触孔61。

[0151] 随后如图11D所示，在形成有接触孔61的层间绝缘层71上方，顺序沉积5nm的W(钨)层、5nm的TiNx(氮化钛)层、10nm的ZrOx(氧化锆)层、5nm的TiNx(氮化钛)层和5nm的W(钨)层，并且通过已知的光刻技术和蚀刻技术将其图案化。通过这种方式，形成包括下电极51、电阻变化层41和上电极52的电阻变化元件40。

[0152] 随后如图11E所示，沉积SiO2(氧化硅)，使得覆盖电阻变化元件40和层间绝缘层71，并且通过CMP方法平坦化沉积膜的表面来形成层间绝缘层72。

[0153] 随后如图11F所示，通过使用已知的光刻技术和蚀刻技术图案化，在层间绝缘层72和层间绝缘层71中形成达到源极50c的通孔和达到上电极52的通孔。随后，沉积TiN(氮化钛)和W(钨)，并利用它们填充通孔的内部。随后，通过使用CMP方法平坦化表面，并移除除了通孔内之外的氮化钛和钨。通过这种方式，形成接触通孔63和通孔62。随后，在层间绝缘层72上沉积TiNx(氮化钛)和Al(铝)，并通过已知的光刻和蚀刻技术图案化沉积的膜，来形成第一布线54和第二布线55。

[0154] 在如上所述制造的非易失性半导体存储器件1中，将根据第一实施例(或第二实施例)的电阻变化元件40(或40a)耦合到晶体管50的漏极50d。因此，存储单元70占用的面积仅仅是晶体管50占用的面积，因此这对高集成度是有利的。此外，在非易失性半导体存储器件1中，除了初始漏电流小和能够实现稳定电阻变化操作这些本发明的特征之外，当为了“成型”或使电阻从高电阻向低电阻变化而施加电压时，通过晶体管50的栅电压可以控制电流，并且因此可以实现低变化的电阻变化操作。

[0155] (第四实施例)

[0156] 说明根据本发明的第四实施例的非易失性半导体存储器件。图12是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的构造实例的透视图。非易失性半导体存储器件1A是非易失性随机存取存储器(ReRAM)，并且具有多个位线13、多个字线20和多个存储单元10。在这里的图中，省略了关于用于提供和充电电流和电压的电路的描述。

[0157] 多个位线13彼此平行地在X方向上延伸。多个位线13嵌入在衬底11中。多个字线20彼此平行地在垂直于X方向的Y方向上延伸。例如，多个位线13和字线20分别是在第一和第二实施例中的第一布线54和第二布线55。多个存储单元10形成在多个位线13和多个字线20的各个交叉点上。存储单元10中的每一个都一端与位线13耦合而另一端与字线20耦合。存储单元10中的每一个都具有串联耦合的二极管15和电阻变化部分19。也就是，存储单元10具有1D1R结构。

[0158] 二极管15具有整流功能。它形成在位线13上方。它包括第一半导体层13和第二半导体层14。第一半导体层13形成为与位线13接触。第二半导体层14嵌入到第一半导体层13的内部，并且形成为与电阻变化部分19接触。第一半导体层13和第二半导体层14中的任意一个是阳极，并且其另一个是阴极。

[0159] 电阻变化部分19通过改变电阻值来存储信息。它形成在二极管15上方。电阻变化部分19是第一或第二实施例中的电阻变化元件40或40a。它包括上电极18、下电极16和电阻变化层17。上电极18耦合到字线20。下电极16耦合到二极管15。电阻变化层17形成在上电极18和下电极16之间，并且通过施加到这两个电极上的电压(电流)改变电阻值。依次堆叠下电极16、电阻变化层17、上电极18和字线20。

[0160] 上电极18、下电极16和电阻变化层17分别是第一实施例中的上电极52、下电极51和电阻变化层41，或者分别是第二实施例中的上电极52a、下电极51a和电阻变化层41a。也就是，上电极18和下电极16中至少任意一个具有以与第一实施例相同方式的、界面电极和外部电极的双层结构，或者具有以与第二实施例相同方式的、具有电阻梯度的伪双层结构。

[0161] 在下文中说明非易失性半导体存储器件1A的细节。图13A是根据本发明的第四实施例的非易失性半导体存储器件的构造实例(图12)的平面图。存储单元10是用虚线示出的区域。如果字线20和位线13的宽度都是最小工作尺寸F，那么该区域在X和Y方向上的宽度都将是2F。也就是，存储单元10的面积是(2F)2＝4F2，并且是最小单位单元面积。通过这种方式，存储单元10具有1D1R结构，并且使得最小单位单元面积成为可能。

[0162] 图13B至13E分别是沿着图13A中的线I-I*、II-II*、III-III*和IV-IV*的截面图。这里I-I*截面是包括字线20的yz截面。II-II*截面是不包括字线20的yz截面。III-III*截面是包括位线13的xz截面。IV-IV*截面是不包括位线13的xz截面。

[0163] 衬底11是第二导电类型的半导体器件，并且以p型Si(硅)衬底例示。衬底11具有多个元件介电隔离层12(浅沟道隔离体：STI)。多个元件介电隔离层12彼此平行地在X方向上延伸。这里，多个元件介电隔离层12的底面(-z侧上的面)是平的。另一方面，多个元件介电隔离层12的顶面(+z侧上的面)在除了直接在字线20下面的部分(图13B)之外的部分(图13C)的上部处被部分地移除并且很薄。也就是，在元件介电隔离层12中，根据字线20的配置周期，具有薄的膜厚度的部分和具有厚的膜厚度的部分交替出现(图13E)。元件介电隔离层
12以SiO2(氧化硅)例示。在Y方向上，通过多个元件介电隔离层12，隔离多个位线13。

[0164] 多个位线13形成为与衬底11接触。位线13的底面(-z侧上的面)是平的。另一方面，位线13的顶面(+z侧上的面)在不存在存储单元10的部分上位于与衬底11的顶面(元件介电隔离层12的表面)相同的平面上(图13C)。然而，在存在存储单元10的部分上，该顶面下压到与二极管15(其第二半导体层14)对应的程度(变薄，图13B)。也就是，在位线13中，根据存储单元10的配置周期，具有薄的膜厚度的部分和具有厚的膜厚度的部分交替出现(图13D)。位线13是与衬底11不同的第一导电类型半导体的布线，并且以n+-型Si(硅)的布线例示。通过使用高浓度掺杂的半导体(例如，n+-型硅)，能够降低位线13的电阻。位线13中在膜厚度方向上第一导电类型浓度不必是一致的，并且任何浓度都是可接受的，只要该浓度在指定的浓度范围内。

[0165] 二极管15的第一半导体层13包括在位线13中，并且是位线13中的存在存储单元10的区域(图13D)。第一半导体层13至少与该区域中的位线13的上部基本相同。也就是，位线13(至少其上部)也用作该区域中的第一半导体层13。如位线13，第一半导体层13是第一导+
电类型的，并且以n-型Si(硅)例示。第一半导体层13中膜厚度方向上的第一导电类型浓度不必是一致的，并且任何浓度都是可接受的，只要该浓度在指定的浓度范围内。

[0166] 二极管15的第二半导体层14从位线13的上部(第一半导体层13)向位线13内部的中间延伸(图13D)。也可以认为第二半导体层14是嵌入到位线13(第一半导体层13)中的凹部(或凹陷)中。也就是，第二半导体层14形成为使得填充具有凹形形状(凹陷)的第一半导体层13中的凹部(或凹陷)(图13D)。这里，虽然在图13D的实例中，第一半导体层13中凹部(或第二半导体层14)的形状是大致矩形形状，但是本发明并不限于该实例。也就是，凹部(或第二半导体层14)的形状可以具有能够增加与第一半导体层13的接触面积(结面积)的另一形状，并且其数目可以是多个。第二半导体层14形成为使得填充这种凹部(或凹陷)。第二半导体层14是与第一导电类型不同的第二导电类型的，并且以p+-型Si(硅)例示。第一导电类型浓度和第二半导体层14中膜厚度方向上的第二导电类型浓度不必是一致的，并且任何浓度都是可接受的，只要该浓度在指定的浓度范围内。

[0167] 第一半导体层13和第二半导体层14优选地通过使用衬底11的半导体按照原状制成，如将在后面描述地。原因是：在选择性外延生长多晶硅或硅的情况下，如上所述，能够限制要馈送到二极管15的电流。

[0168] 通过用这种方式构造二极管15，第二半导体层14可以不仅在-z方向中的底面上，而且在x方向上的两个侧面上接触第一第二半导体层13。因此，与简单堆叠第一半导体层和第二半导体层并使它们在平面上彼此接触的情况相比，能够增加第一半导体层13和第二半导体层14之间的接触面积。该接触面积对应二极管15中的结面积。因此，通过上述结构，能够增加二极管15中的结面积，也能够增加能够在二极管15中流动的电流的量。

[0169] 在存在存储单元10的部分中，电阻变化部分19中的下电极16位于与衬底11的顶面(元件介电隔离层12的表面)相同的平面上(图13B)。电阻变化层17和上电极18依次堆叠，并在Y方向上延伸(图13B)。例如，电阻变化层17的厚度大约是10nm。例如，上电极18和下电极16的厚度大约是20nm。

[0170] 字线20堆叠在电阻变化层17和上电极18上，并在Y方向上延伸(图13B)。

[0171] 层间绝缘层21形成为使得覆盖字线20、位线13和存储单元10。平坦化层间绝缘层21的上部。

[0172] 通过上述结构，在根据本实施例的非易失性半导体存储器件1A中，能够构造存储单元10，使得具有1D1R结构，并且包括最小单位单元面积4F2。结果，能够获得更高的集成度。此外，由于嵌入的位线13使用高浓度掺杂的半导体，所以能够降低电阻。结果，能够增加操作速度。此外，能够增加第一半导体层13和第二半导体层14之间的接触面积。结果，能够增加二极管15的结面积，还能够增加在能够在二极管15中流动的电流的量。

[0173] 在下文中说明根据本发明的第四实施例的非易失性半导体存储器件的制造方法。图14A至14I是示意性示出根据本发明的第四实施例的非易失性半导体存储器件的制造方法的透视图。

[0174] 首先如图14A所示，制备为第二导电类型半导体衬底的p型Si(硅)衬底，作为衬底11。

[0175] 随后如图14B所示，在衬底11中，形成多个彼此平行地在X方向上延伸的元件介电隔离层12(例如，SiO2(氧化硅))。通过这种方式，在多个元件介电隔离层12之间形成了多个矩形的半导体区域11p。半导体区域11p是在元件介电隔离层12之间暴露p型硅的区域。多个矩形半导体区域11p彼此平行地在X方向上延伸。

[0176] 随后如图14C所示，回蚀刻多个半导体区域11p的上部。通过这种方式。在多个元件介电隔离层12之间形成了多个矩形凹形结构11q。每个凹形结构11q的底面是每个半导体区域11p的顶面，并且其侧面是每个元件介电隔离层12的侧面。该多个凹形结构11q在X方向上延伸。

[0177] 随后如图14D所示，向多个半导体区域11p施加相对深的第一导电类型杂质的离子注入。通过这种方式，在每个半导体区域11p的深部分形成了第一导电类型的第一离子注入层13a。例如，通过相对深地注入包括n型杂质的P(磷)离子的离子种类，在深部分处形成n+型Si(硅)层，作为第一离子注入层13a。随后，相对浅地向多个半导体区域11p施加第二导电类型杂质的离子注入。通过这种方式，在半导体区域11p中的每一个的浅部分处形成了第二导电类型的第二离子注入层143a。例如，通过相对浅地注入包括p型杂质的B(硼)离子的离子种类，在浅部分处形成p+型Si(硅)层，作为第二离子注入层14a。结果，形成在后面的工艺中要成为二极管15的p-n结结构。第一离子注入层13a在后面的工艺中将成为位线13。

[0178] 随后，如图14E所示，形成下电极膜16a，使得覆盖衬底11的整个面。例如，作为下电极膜16a，可以依次堆叠5nm的W(钨)层和5nm的TiNx(氮化钛)层。通过这种方式，利用下电极膜16a，覆盖了多个元件介电隔离层12和多个凹形结构11q(半导体区域11p中的第二离子注入层14a)。

[0179] 随后，如图14F所示，通过CMP(化学机械抛光)应用平面化处理，同时使用多个元件介电隔离层12作为停止层。通过这种方式，形成了多个下电极膜16a的多个嵌入结构，使得填充多个半导体区域11p的上部(凹形结构11q)。

[0180] 随后如图14G所示，依次形成电阻变化层膜17a、上电极膜18a和字线膜20a，使得覆盖多个元件介电隔离层12和多个嵌入的下电极膜16a。例如，形成10nm的ZrOx(氧化锆)层作为电阻变化层膜17a，依次分别形成5nm的TiNx(氮化钛)层和W(钨)层作为上电极膜18a，并且依次形成TaNx(氮化钽)层和Cu(铜)层作为字线膜20a。

[0181] 随后如图14H所示，在使用多个第二离子注入层14a作为蚀刻停止层的同时，通过蚀刻字线膜20a、上电极膜18a、电阻变化层膜17a、多个下电极膜16a和多个元件介电隔离层12，形成了字线20和它下面的上电极18、电阻变化层17和下电极16，使得多个字线20在Y方向上延伸。通过这种方式，字线20下面的嵌入式下电极16、电阻变化层17和上电极膜18成为电阻变化部分19。

[0182] 随后如图14I所示，对第二离子注入层14a中的每一个的暴露部分应用第一导电类型杂质的离子注入。通过这种方式，第二离子注入层14a中的每一个的暴露部分变成了第一导电类型，并且第二离子注入层14a中的每一个的未暴露部分(利用下电极16覆盖的部分)保留为第二导电类型。例如，通过向第二离子注入层14a中的每一个的暴露部分中注入包括n型杂质的P(磷)离子的离子种类，将第二离子注入层14a中的每一个的暴露部分转换成n++型Si(硅)层，并且第二离子注入层14a中的每一个的未暴露部分保留为p型Si(硅)层。结果，第二离子注入层14a中的每一个的离子注入部分和第一离子注入层13a变成二极管15的第一导电类型的第一半导体层13。第一半导体层13中的每一个还用作位线13。另一方面，第二离子注入层14a中的每一个的未暴露部分变成二极管15的第二导电类型的第二半导体层
14。

[0183] 随后，形成诸如氧化硅的层间绝缘膜(图中未示出)，使得覆盖衬底11的整个面。然后，通过CMP应用平坦化处理。通过这种方式，能够制造如图13A至13E中所示的非易失性半导体存储器件1。

[0184] 如上所述，在本实施例中，通过离子注入将除了直接在下电极16下面的第二离子注入层14a(第二导电类型)之外的两侧上的第二离子注入层14a的一部分转换成第一导电类型的第一离子注入层13a(图14I)。结果，二极管15的第二半导体层14嵌入到第一半导体层13(位线13)的凹部(或凹陷)中。与简单堆叠第一半导体层13和第二半导体层14并使它们彼此平面接触的情况相比，通过以这种方式制造二极管15，能够增加第一半导体层13和第二半导体层14之间的接触面积。也就是，能够增加二极管15的结面积，并且还能够增加能够在二极管15中流动的电流。此外，通过将除了直接在下电极16下面的部分之外的第二离子注入层14转化成以高浓度掺杂的第一导电类型，能够减小嵌入位线13的电阻。

[0185] 通过上述制造方法，在图14H的工艺中，在格子形布线插入电阻变化部分的结构中仅需要一次对准。因此，考虑对准精度的余量就变得没有必要。也就是，在位线13和字线20之间，能够以自对准方式形成存储单元10。结果，能够实现最小单位单元4F2的存储单元尺寸。

[0186] 在本实施例中获得了与第一和第二实施例相同的效果。另外在本实施例中，不管存储单元10的小型化，能够相对扩大二极管15的p-n结面积。结果，能够向存储单元10提供足够量的电流，并且即使存储单元10小型化时也能进行电阻变化操作。此外，能够以自对准方式形成存储单元10的交叉点型结构，并且可以实现最小单位单元的存储单元。而且，通过利用高浓度掺杂的半导体，能够减小位线13的电阻。

[0187] 上面说明的非易失性半导体存储器件和电阻变化元件中的每一个，不仅可以应用于使用它作为非易失性存储器的情况(例如，大容量非易失性存储器，诸如ReRAM)，而且可以应用于半导体器件，诸如逆熔丝、掩膜ROM(只读存储器)、FPGA(场可编程栅极阵列)、存储器整合系统LSI(大尺寸集成)或逻辑整合存储器。

[0188] 显然，本发明并不限于上述实施例，并且在本发明的技术思想的范围内，可以对实施例进行任意变形或修改。此外，在实施例中使用的技术并不限于实施例中的应用，并且在不造成技术矛盾的范围内可以应用于其它实施例。