混合共平面SOI衬底结构及其制备方法

摘要

本发明提供一种混合共平面SOI衬底结构及其制备方法，所述混合共平面SOI衬底结构包括背衬底、位于背衬底上的埋氧化层以及位于埋氧化层上的顶层硅膜；所述顶层硅膜上形成有若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述顶层硅膜表面或所述顶层硅膜内；所述第一区域包括锗硅缓冲层及位于其上的应变硅层或弛豫的锗层；所述第二区域的材料为锗或III-V族化合物。本发明利用SiGe缓冲层技术、刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、高晶体质量的锗，III-V族材料或者应变硅混合共平面的SOI衬底结构，能同时提升不同类型MOS（PMOS或NMOS）器件的性能，在光电集成领域也有广泛的应用前景。

权利要求

1.一种混合共平面SOI衬底结构的制备方法，其特征在于，至少包括以下步骤：

1)提供一自下而上依次为背衬底、埋氧化层和顶层硅膜的SOI衬底；

2)在所述顶层硅膜上形成锗硅缓冲层，并在所述锗硅缓冲层上形成硅层；

3)在所述步骤2)形成的结构上进行刻蚀，形成若干凹槽；所述凹槽底部到达所述顶层硅膜表面或所述顶层硅膜内；

4)进行退火使所述锗硅缓冲层的应力释放，以得到锗硅缓冲层上的应变硅层；

5)在所述应变硅层上及所述凹槽的侧壁上形成氮化硅层；

6)在所述凹槽内进行选择性外延生长锗或III-V族化合物材料；

7)去除所述应变硅层顶面所在平面以上的锗或III-V族化合物材料及氮化硅层。

2.根据权利要求1所述的混合共平面SOI衬底结构的制备方法，其特征在于：所述步骤2)中，所述锗硅缓冲层的厚度小于其在所述顶层硅膜上生长的临界厚度。

3.根据权利要求1所述的混合共平面SOI衬底结构的制备方法，其特征在于：所述步骤3)中，所述凹槽的宽度范围为10纳米至90微米。

4.根据权利要求1所述的混合共平面SOI衬底结构的制备方法，其特征在于：所述步骤3)中，所述刻蚀采用反应离子刻蚀技术。

5.根据权利要求1所述的混合共平面SOI衬底结构的制备方法，其特征在于：所述步骤6)中，所述III-V族化合物材料包括由元素周期表第III族元素中的一种或多种与元素周期表第V族元素中的一种或多种构成的半导体材料。

6.根据权利要求5所述的混合共平面SOI衬底结构的制备方法，其特征在于：所述III-V族化合物材料包括GaAs、AlAs、InP、AlGaAs、InGaAs、InGaN、InGaP、GaN、GaP、GaAs、InN、InAs、AlN、AlP、AlAs、InGaNP、GaAlN、InAlN中的一种或多种。

7.一种混合共平面SOI衬底结构，其特征在于：包括背衬底、位于背衬底上的埋氧化层以及位于埋氧化层上的顶层硅膜；所述顶层硅膜上形成有若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述顶层硅膜表面或所述顶层硅膜内；所述第一区域包括锗硅缓冲层及位于其上的应变硅层；所述第二区域的材料为锗或III-V族化合物。

8.根据权利要求7所述的混合共平面SOI衬底结构，其特征在于：所述锗硅缓冲层为单层或多层膜结构。

9.根据权利要求7所述的混合共平面SOI衬底结构，其特征在于：所述第二区域的宽度范围为10纳米至90微米。

说明书

混合共平面SOI衬底结构及其制备方法

技术领域

[0001] 本发明属于微电子领域，涉及一种衬底结构，特别是涉及一种混合共平面SOI衬底结构及其制备方法。

背景技术

[0002] 随着半导体器件尺寸的缩小，传统的体硅材料正接近其物理极限，应变硅、Ge以及III–V化合物材料由于其高迁移率而受到广泛关注。Ge具有高的电子迁移率和空穴迁移率，但受限于器件工艺因素（Ge的n型掺杂和n型欧姆接触等），Ge的NMOS性能一直不理想，所以Ge一般用于制造PMOS。诸如GaAS之类的III-V族半导体材料具有高电子迁移率，可以制造高性能的NMOS器件，并且III-V族化合物半导体材料在光电子器件、光电集成、超高速微电子器件、超高频微波器件及电路上均有广阔的应用前景。而应变硅既可以用于制造PMOS，也可以用于制造NMOS。请参阅表1，列举了几种半导体材料的电子迁移率和空穴迁移率，其中GaAs和InAs属于III-V族化合物。从表中可见，Ge的电子迁移率约为硅的三倍，空穴迁移率约为硅的四倍，而GaAs、InAs的电子迁移率均为硅的数倍。

[0003]

[0004] 表1

[0005] 根据国际半导体路线（ITRS），有必要研制在绝缘衬底或硅基体上同时具有III-V族材料，应变硅或者Ge材料的异质集成高迁移率的半导体衬底材料，以保证集成电路技术继续沿着或超过摩尔定律持续发展，同时也可以为实现单片集成的光电集成芯片、MEMS等多种功能芯片的集成化提供高性能的衬底材料。而绝缘体上硅（SOI）器件与体硅相比具有高速低功耗等优势。

[0006] 但目前还没有一种成熟可行的方法来制备低缺陷密度、高晶体质量的锗，III–V材料或者应变硅混合共平面的SOI衬底结构。

发明内容

[0007] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种混合共平面SOI衬底结构及其制备方法，用于解决现有技术中还没有一种成熟可行的方法来制备低缺陷密度、高晶体质量的锗，III–V材料或者应变硅混合共平面的SOI衬底结构的问题。

[0008] 为实现上述目的及其他相关目的，本发明提供一种混合共平面SOI衬底结构的制备方法，所述方法至少包括以下步骤：

[0009] 1)提供一自下而上依次为背衬底、埋氧化层和顶层硅膜的SOI衬底；

[0010] 2)在所述顶层硅膜上形成锗硅缓冲层，并在所述锗硅缓冲层上形成硅层或锗层；

[0011] 3)在所述步骤2)形成的结构上进行刻蚀，形成若干凹槽；所述凹槽底部到达所述顶层硅膜表面或所述顶层硅膜内；

[0012] 4)进行退火使所述锗硅缓冲层的应力释放，以得到锗硅缓冲层上的应变硅层或弛豫的锗层；

[0013] 5)在所述应变硅层上或弛豫的锗层上及所述凹槽的侧壁上形成氮化硅层；

[0014] 6)在所述凹槽内进行选择性外延生长锗或III-V族化合物材料；

[0015] 7)去除所述应变硅层或弛豫的锗层顶面所在平面以上的锗或III-V族化合物材料及氮化硅层。

[0016] 可选地，所述步骤2)中，所述锗硅缓冲层的厚度小于其在所述顶层硅膜上生长的临界厚度。

[0017] 可选地，所述步骤3)中，所述凹槽的宽度范围为10纳米至90微米。

[0018] 可选地，所述步骤3)中，所述刻蚀采用反应离子刻蚀技术。

[0019] 可选地，所述步骤4)中，所述弛豫的锗层为部分弛豫或完全弛豫。

[0020] 可选地，所述步骤6)中，所述III-V族材料包括由元素周期表第III族元素中的一种或多种与元素周期表第V族元素中的一种或多种构成的半导体材料。

[0021] 可选地，所述III-V族材料包括GaAs、AlAs、InP、AlGaAs、InGaAs、InGaN、InGaP、GaN、GaP、GaAs、InN、InAs、AlN、AlP、AlAs、InGaNP、GaAlN、InAlN中的一种或多种。

[0022] 本发明还提供一种混合共平面SOI衬底结构，所述混合共平面SOI衬底结构包括背衬底、位于背衬底上的埋氧化层以及位于埋氧化层上的顶层硅膜；所述顶层硅膜上形成有若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述顶层硅膜表面或所述顶层硅膜内；所述第一区域包括锗硅缓冲层及位于其上的应变硅层或弛豫的锗层；所述第二区域的材料为锗或III-V族化合物。

[0023] 可选地，所述锗硅缓冲层为单层、双层或多层膜结构。

[0024] 可选地，所述第二区域的宽度范围为10纳米至90微米。

[0025] 如上所述，本发明的混合共平面SOI衬底结构及其制备方法，具有以下有益效果：利用SiGe缓冲层技术、刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、高晶体质量的锗，III-V材料或者应变硅混合共平面的SOI衬底结构。本发明的混合共平面SOI衬底结构及其制备方法将应变硅、Ge或III-V族化合物这三类材料任意组合共平面形成衬底结构，在此衬底上制备CMOS器件，不同类型MOS（PMOS或CMOS）器件的性能都将得到提升；本发明的衬底结构在光电集成领域也有广泛的应用前景。

附图说明

[0026] 图1显示为本发明的混合共平面SOI衬底结构的制备方法中SOI衬底的结构示意图。

[0027] 图2显示为本发明的混合共平面SOI衬底结构的制备方法中在所述顶层硅膜上形成锗硅缓冲层，并在所述锗硅缓冲层上形成硅层的示意图。

[0028] 图3显示为本发明的混合共平面SOI衬底结构的制备方法中刻蚀凹槽的示意图。

[0029] 图4显示为本发明的混合共平面SOI衬底结构的制备方法中形成氮化硅层的示意图。

[0030] 图5显示为本发明的混合共平面SOI衬底结构的制备方法中在所述凹槽内生长III-V族化合物材料的示意图。

[0031] 图6显示为本发明的混合共平面SOI衬底结构的制备方法中去除所述应变硅层顶面所在平面以上的III-V族化合物材料及氮化硅层的示意图。

[0032] 图7显示为本发明的混合共平面SOI衬底结构的剖面示意图。

[0033] 图8显示为在本发明的混合共平面SOI衬底结构上制作PMOS器件及NMOS器件并将器件进行隔离的示意图。

[0034] 元件标号说明

[0035]

[0036]

具体实施方式

[0037] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0038] 请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0039] 下面结合说明书附图进一步说明本发明提供的一种混合共平面SOI衬底结构及其制备方法，为了示出的方便，附图并未按照比例绘制，特此说明。

[0040] 实施例一

[0041] 请参阅图1至图6，本发明提供一种应变硅与III-V族化合物混合共平面SOI衬底结构的制备方法，所述方法至少包括以下步骤：

[0042] 步骤1)，请参阅图1，如图所示，提供一自下而上依次为背衬底1、埋氧化层2和顶层硅膜3的SOI衬底。

[0043] 步骤2)，请参阅图2，在所述顶层硅膜3上形成锗硅缓冲层4，并在所述锗硅缓冲层上形成硅层5。

[0044] 具体的，所述锗硅缓冲层4的厚度小于其在所述顶层硅膜5上生长的临界厚度。所述锗硅缓冲层4可以为单层、双层或多层膜结构。本实施例中优选为单层结构，可以在保证衬底质量的基础上使得制备方法更加简单，降低成本。

[0045] 需要说明的是，一般来说，晶体薄膜只要生长在与其晶格不匹配（晶格常数或者热膨胀系数不同）的衬底上面时，如果保持外延薄膜平行于生长平面的晶格参数与衬底的相同，其中就一定存在应变；随着生长薄膜厚度的增大，外延薄膜中积累的应力也增大，当大到一定的程度就会产生晶面的滑移而产生位错（失配位错以及穿透位错），同时释放出应力。因此，为了保存外延薄膜中的应变，不致因产生位错而得到释放，薄膜的厚度就应当小于某一个临界值，这个临界值就是临界厚度。所以，由于外延薄膜的组分不同，下面的衬底种类不同，薄膜的应变也都将相应有所不同，从而其临界厚度也就不一样。对于上述实施例中所述顶层硅膜3上生长所述锗硅缓冲层4来说，锗硅缓冲层中Ge组分越大，所述锗硅缓冲层的临界厚度值也越小，具体值也可以参照J.W.Mattews等的理论模型得到，换言之，临界厚度的概念应为本领域技术人员所熟知，在此不予赘述。

[0046] 步骤3)，请参阅图3，如图所示，在所述步骤2)形成的结构上进行刻蚀，形成若干凹槽6。

[0047] 具体的，所述刻蚀采用反应离子刻蚀技术；所述凹槽6底部到达所述顶层硅膜3表面或所述顶层硅膜3内。如图3所示，显示为所述凹槽6底部到达所述顶层硅膜3表面的情形。

[0048] 具体的，所述凹槽6的宽度d的范围为10纳米至90微米，所述凹槽的宽度d如图3中所示。

[0049] 步骤4)，进行退火使所述锗硅缓冲层4的应力释放，以得到锗硅缓冲层上的应变硅层。

[0050] 本步骤中，通过简单的退火就可以得到高质量的应变硅层，因为经过刻蚀凹槽，在退火过程中硅层中产生的缺陷会显著减少。本发明的应变硅与III-V族化合物混合共平面SOI衬底结构的制备方法中高质量应变硅采用的是刻蚀和简单的退火处理得到的，制作方法更为简单、成本低，在制作锗硅缓冲层时可采用单层结构，且不用做的很厚，进一步降低成本。

[0051] 步骤5)，请参阅图4，如图所示，在所述应变硅层上及所述凹槽6的侧壁上形成氮化硅层7，以便下一步的选择性外延工艺的实现。

[0052] 具体的，在所述应变硅层上及所述凹槽6的侧壁上形成氮化硅层7的同时，所述凹槽6的底部也会覆盖一层氮化硅层，所述凹槽6底部的氮化硅层需要通过相关工艺去除。此为本领域的公知技术，此处不予赘述。

[0053] 步骤6)，请参阅图5，如图所示，在所述凹槽6内进行选择性外延生长III-V族化合物材料8。

[0054] 由于所述凹槽6对缺陷的阻挡作用，外延层的缺陷被限制在所述凹槽6的靠下部分，外延层靠近表面的部分缺陷密度小，晶体质量高，能够得到高质量的III-V族化合物材料层。

[0055] 具体的，所述III-V族材料包括由元素周期表第III族元素中的一种或多种与元素周期表第V族元素中的一种或多种构成的半导体材料。

[0056] 具体的，所述III-V族材料包括GaAs、AlAs、InP、AlGaAs、InGaAs、InGaN、InGaP、GaN、GaP、GaAs、InN、InAs、AlN、AlP、AlAs、InGaNP、GaAlN、InAlN中的一种或多种。本实施例中所述III-V族材料优选为GaAs。

[0057] 步骤7)，请参阅图6，如图所示，去除所述应变硅层顶面所在平面以上的III-V族化合物材料及氮化硅层。

[0058] 具体的，采用化学机械抛光法去除所述应变硅层顶面所在平面以上的锗或III-V族化合物材料及氮化硅层。

[0059] 至此，制备得到一种应变硅与III-V族化合物混合共平面SOI衬底结构，所述应变硅与III-V族化合物混合共平面SOI衬底结构应用于CMOS器件制作时，在所述应变硅层上可以制作PMOS器件，在所述III-V族化合物材料层上可以制备NMOS器件，两种器件的性能都将得到提升，使得器件的整体性能更好。

[0060] 请参阅图7，本发明还提供一种混合共平面SOI衬底结构，如图所示，所述混合共平面SOI衬底结构包括背衬底1、位于背衬底1上的埋氧化层2以及位于埋氧化层2上的顶层硅膜3；所述顶层硅膜上形成有若干第一区域9和若干第二区域10，所述第一区域9与第二区域10间隔排列，并通过隔离墙11隔离，所述隔离墙11底部到达所述顶层硅膜3表面或所述顶层硅膜3内；所述第一区域9包括锗硅缓冲层91及位于其上的应变硅层92；所述第二区域10的材料为III-V族化合物。

[0061] 具体的，所述锗硅缓冲层为单层、双层或多层膜结构。本实施例中，所述锗硅缓冲层优选为单层。

[0062] 具体的，所述第二区域的宽度范围为10纳米至90微米。根据工艺条件，可在其上集成数十至数万个器件。请参阅图8，显示为在本发明的应变硅层与III-V族化合物混合共平面SOI衬底结构上制作PMOS器件及NMOS器件并将器件进行隔离的示意图。其中在所述应变硅层92上制作的是PMOS器件，在所述III-V族化合物材料上制作的是NMOS器件。

[0063] 具体的，可通过STI或LOCOS工艺在各个器件之间形成隔离墙14，用以隔离各个器件。所述隔离墙14的底部可到达所述顶层硅膜3的表面，也可以深入所述顶层硅膜3内部。图8所示为所述隔离墙14贯穿所述顶层硅膜3的情形。

[0064] 需要指出的是，在应变硅与III-V族化合物混合共平面SOI衬底制备过程中在所述第一区域9和第二区域10之间形成的隔离墙11，其底部可到达所述顶层硅膜3的表面，也可以深入所述顶层硅膜3内部。对于所述隔离墙11底部为到达所述顶层硅膜3的表面的情形时，在后续进行器件隔离时，可以对所述隔离墙11进行加深至所述顶层硅膜3内，也可以不用，因为所述第一区域和第二区域的宽度范围均为10纳米至90微米，在其上可集成若干个器件，相应的会制作若干个隔离墙14，所以隔离墙11的数目可以忽略不计，所述隔离墙11的底部是否深入所述顶层硅3内对器件的性能几乎没有影响。

[0065] 本发明的应变硅与III-V族化合物混合共平面SOI衬底结构的制备方法得到高质量应变硅采用的是刻蚀和简单的退火处理，制作方法更为简单、成本低。本发明的应变硅与III-V族化合物混合共平面SOI衬底结构用于CMOS器件的制备，不同类型MOS（PMOS或CMOS）器件的性能都将得到提升。

[0066] 实施例2

[0067] 本实施例采用与实施例1基本相同的方案，不同之处在于实施例一中制备的是应变硅与III-V族化合物混合共平面SOI衬底结构，而本实施例中制备的是锗与III-V族化合物混合共平面SOI衬底结构。

[0068] 本发明提供一种锗与III-V族化合物混合共平面SOI衬底结构的制备方法，所述方法至少包括以下步骤：

[0069] 步骤1)，提供一自下而上依次为背衬底、埋氧化层和顶层硅膜的SOI衬底。

[0070] 步骤2)，在所述顶层硅膜上形成锗硅缓冲层，并在所述锗硅缓冲层上形成锗。

[0071] 步骤3)，在所述步骤2）形成的结构上进行刻蚀，形成若干凹槽。

[0072] 步骤4)，进行退火使所述锗硅缓冲层的应力释放，以得到锗硅缓冲层上的弛豫的锗层。

[0073] 具体的，退火后，所述弛豫的锗层为部分弛豫或完全弛豫。

[0074] 步骤5)，在所述弛豫的锗层上及所述凹槽的侧壁上形成氮化硅层，以便下一步的选择性外延工艺的实现。

[0075] 步骤6)，在所述凹槽内进行选择性外延生长III-V族化合物材料。

[0076] 步骤7)，去除所述弛豫的锗层顶面所在平面以上的III-V族化合物材料及氮化硅层。

[0077] 至此，制备得到一种锗与III-V族化合物混合共平面SOI衬底结构，本实施例中锗与III-V族化合物混合共平面SOI衬底结构的制备方法与实施例1中应变硅与III-V族化合物混合共平面SOI衬底结构的制备方法基本相同，各个步骤中的工艺条件及其它参数请参阅实施例1，此处不再赘述。

[0078] 本发明还提供一种锗与III-V族化合物混合共平面SOI衬底结构，包括背衬底、位于背衬底上的埋氧化层以及位于埋氧化层上的顶层硅膜；所述顶层硅膜上形成有若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述顶层硅膜表面或所述顶层硅膜内；所述第一区域包括锗硅缓冲层及位于其上的弛豫的锗层；所述第二区域的材料为III-V族化合物。

[0079] 本实施例中的锗与III-V族化合物混合共平面SOI衬底结构与实施例1中的应变硅与III-V族化合物混合共平面SOI衬底结构基本相同，请参照实施例1中各图及相关描述，此处不再赘述。

[0080] 本发明的锗与III-V族化合物混合共平面SOI衬底结构中锗硅缓冲层上高质量的弛豫的锗层是通过刻蚀及简单的退火得到的。本发明的锗与III-V族化合物混合共平面SOI衬底结构应用于CMOS器件制作时，在所述弛豫的锗层上可以制作PMOS器件，在所述III-V族化合物材料层上可以制备NMOS器件，两种MOS器件的性能都将得到提升，使得器件的整体性能更好。

[0081] 实施例3

[0082] 本实施例采用与实施例1基本相同的方案，不同之处在于实施例一中制备的是应变硅与III-V族化合物混合共平面SOI衬底结构，而本实施例中制备的是应变硅与锗混合共平面SOI衬底结构。

[0083] 本发明提供一种应变硅与锗混合共平面SOI衬底结构的制备方法，所述方法至少包括以下步骤：

[0084] 步骤1)，提供一自下而上依次为背衬底、埋氧化层和顶层硅膜的SOI衬底。

[0085] 步骤2)，在所述顶层硅膜上形成锗硅缓冲层，并在所述锗硅缓冲层上形成硅层。

[0086] 步骤3)，在所述步骤2）形成的结构上进行刻蚀，形成若干凹槽。

[0087] 步骤4)，进行退火使所述锗硅缓冲层的应力释放，以得到锗硅缓冲层上的应变硅层。

[0088] 步骤5)，在所述应变硅层上及所述凹槽的侧壁上形成氮化硅层，以便下一步的选择性外延工艺的实现。

[0089] 步骤6)，在所述凹槽内进行选择性外延生长锗。

[0090] 步骤7)，去除所述应变硅层顶面所在平面以上的锗及氮化硅层。

[0091] 至此，制备得到一种应变硅与锗混合共平面SOI衬底结构，本实施例中应变硅与锗混合共平面SOI衬底结构的制备方法与实施例1中应变硅与III-V族化合物混合共平面SOI衬底结构的制备方法基本相同，各个步骤中的工艺条件及其它参数请参阅实施例1，此处不再赘述。

[0092] 本发明还提供一种应变硅与锗混合共平面SOI衬底结构，包括背衬底、位于背衬底上的埋氧化层以及位于埋氧化层上的顶层硅膜；所述顶层硅膜上形成有若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述顶层硅膜表面或所述顶层硅膜内；所述第一区域包括锗硅缓冲层及位于其上的应变硅层；所述第二区域的材料为锗。

[0093] 本实施例中的应变硅与锗混合共平面SOI衬底结构与实施例1中的应变硅与III-V族化合物混合共平面SOI衬底结构基本相同，请参照实施例1中各图及描述，此处不再赘述。

[0094] 本发明的应变硅与锗混合共平面SOI衬底结构的制备方法中，由于所述凹槽对缺陷的阻挡作用，可以在所述第二区域上部得到高质量的锗。本发明的应变硅与锗混合共平面SOI衬底结构应用于CMOS器件制作时，在第一区域的所述应变硅上可以制作NMOS器件，在所述第二区域的锗层上可以制备PMOS器件，两种MOS器件的性能都将得到提升，使得器件的整体性能更好。本发明的应变硅与锗混合共平面SOI衬底结构在光电集成领域也有广泛的应用前景。

[0095] 综上所述，本发明的混合共平面SOI衬底结构及其制备方法，利用SiGe缓冲层技术、刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、高晶体质量的锗，III–V材料或者应变硅混合共平面的SOI衬底结构。本发明的混合共平面SOI衬底结构及其制备方法将应变硅、Ge或III-V族化合物这三类材料任意组合共平面形成衬底结构，在此衬底上制备CMOS器件，不同类型MOS（PMOS或NMOS）器件的性能都将得到提升；本发明的衬底结构在光电集成领域也有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0096] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。