一种半导体器件及其制造方法，所述制造方法包括：提供衬底，在衬底上形成介质层，在介质层中形成金属互连线；在所述金属互连线上形成第一阻挡层；对所述第一阻挡层的表面进行硅化处理，形成第一富硅阻挡层；在所述第一富硅阻挡层上形成第二阻挡层，对所述第二阻挡层的表面进行硅化处理，形成第二富硅阻挡层。相应地，本发明还提供一种半导体器件，包括：衬底，位于衬底上的介质层，形成于介质层中的金属互连线；依次位于金属互连线上的第一阻挡层、第一富硅阻挡层、第二阻挡层、第二富硅阻挡层。本发明可以减小PID问题。
提供衬底，在衬底上形成介质层，在介质层中形成金属互连线；
对所述第一阻挡层的表面进行硅化处理，形成第一富硅阻挡层；
对所述第二阻挡层的表面进行硅化处理，形成第二富硅阻挡层，所述第一阻挡层、第一富硅阻挡层、第二阻挡层和第二富硅阻挡层用于构成多层阻挡层；
以所述多层阻挡层为阻挡层，采用等离子体蚀刻法在所述介质层内形成凹槽，用于形成金属互连线。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一阻挡层与第二阻挡层的介电常数不相同。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一阻挡层与第二阻挡层的介电常数相同。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第一阻挡层的介电常数大于所述第二阻挡层的介电常数。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第一阻挡层的材料为氮化硅，第二阻挡层的材料为掺氮的碳化硅。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述金属互连线上形成第一阻挡层的步骤包括：通过等离子体化学气相沉积的方法形成所述氮化硅。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述通过等离子体化学气相沉积的方法形成所述氮化硅的步骤包括：所述等离子体化学气相沉积过程中加载的射频信号的功率小于或等于50W。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一阻挡层的厚度在 的范围内。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述对所述第一阻挡层的表面进行硅化处理，形成第一富硅阻挡层的步骤包括：通过等离子体化学气相沉积的方法进行所述硅化处理。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：向等离子体化学气相沉积装置通入含硅的反应气体。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：所述等离子体化学气相沉积过程中加载的射频信号功率在50～500W的范围内，向等离子体化学气相沉积装置通入的反应气体包括硅烷，通入硅烷的流量在100～1000sccm的范围内，等离子体化学气相沉积装置的气压在2～7torr的范围内。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一富硅阻挡层的厚度在 的范围内。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二阻挡层的材料包括掺氮的碳化硅，所述在所述第一富硅阻挡层上形成第二阻挡层的步骤包括：通过化学气相沉积的方法形成所述第二阻挡层。
14.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二阻挡层的厚度在 的范围内。
15.如权利要求1所述的半导体器件的制造方法，其特征在于，对所述第二阻挡层的表面进行硅化处理，形成第二富硅阻挡层的步骤包括：通过等离子体化学气相沉积的方法进行所述硅化处理。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：向等离子体化学气相沉积装置通入含硅的反应气体。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：所述等离子体化学气相沉积过程中加载的射频信号功率在50～500W的范围内，向等离子体化学气相沉积装置通入的反应气体包括硅烷，通入硅烷的流量在100～1000sccm的范围内，等离子体化学气相沉积装置的气压在2～7torr的范围内。
18.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二富硅阻挡层的厚度在 的范围内。
衬底，位于衬底上的介质层，形成于介质层中的金属互连线；
依次位于金属互连线上的第一阻挡层、第一富硅阻挡层、第二阻挡层、第二富硅阻挡层，所述第一阻挡层、第一富硅阻挡层、第二阻挡层和第二富硅阻挡层用于构成多层阻挡层；
所述多层阻挡层在通过等离子体刻蚀工艺形成所述金属插塞的过程中用作阻挡层。
20.如权利要求19所述的半导体器件，其特征在于，所述第一阻挡层为氮化硅。
21.如权利要求19所述的半导体器件，其特征在于，所述第一阻挡层的厚度在的范围内。
22.如权利要求19所述的半导体器件，其特征在于，所述第一富硅阻挡层的厚度在的范围内。
23.如权利要求19所述的半导体器件，其特征在于，所述第二阻挡层的材料为掺氮的碳化硅。
24.如权利要求19所述的半导体器件，其特征在于，所述第二阻挡层的厚度在的范围内。
25.如权利要求19所述的半导体器件，其特征在于，所述第二富硅阻挡层的厚度在的范围内。
半导体器件及其制造方法
技术领域
[0001] 本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
[0002] 随着半导体技术的发展，集成电路向着高集成度的方向发展。高集成度的要求使半导体器件的线宽越来越小，线宽的减小对集成电路的形成工艺提出了更高的要求。
[0003] 半导体器件通常包括多层金属层以及多层介质层，所述介质层中形成有连通所述金属层的互连线。
[0004] 为了满足元件缩小后的互连线需求，两层及两层以上的多层金属互连线的设计成为超大规模集成电路技术所通常采用的一种方法。半导体制造的过程通常是在工艺线前段(front end of line，FEOL)形成MOS晶体管，及MOS晶体管与互连层中的最下层之间的介质层，在工艺线后段(back end of line，BEOL)形成所述两层及两层以上的多层金属互连线的设计。
[0005] 例如在公告号为CN1270371C的中国专利中公开了一种在半导体装置中形成金属互连层的方法。
[0006] 参考图1至图2，示出了现有技术BEOL制造方法形成的半导体器件一实施例的示意图。
[0007] 首先，通过化学机械研磨(Chemical Mechanical Polishing，CMP)平坦化第一金属层(图未示)。
[0008] 如图1所示，在完成CMP处理之后的第一金属层上依次形成阻挡层10、低K介质层11，其中阻挡层10用于防止金属层材料的扩散，所述低K介质层11还用于使第一金属层与待形成的第二金属层之间相互绝缘，具体地，所述阻挡层10的材料包括掺氮的碳化硅(Nitrogen Doped Silicon Carbon，NDC)。
[0009] 如图2所示，通过等离子体蚀刻法在低K介质层11中形成凹槽12，在所述蚀刻过程中以所述阻挡层10作为蚀刻停止层，之后再向所述凹槽12中填充金属材料，以形成第二金属层。
[0010] 然而在等离子体蚀刻过程中，常伴随有高能量的粒子及光子的轰击，这些辐射包含了离子、电子、紫外线及微弱的X射线，当高能量粒子撞击到阻挡层10，会在阻挡层10发生电荷积累，进而容易造成静电崩溃现象，通常称为等离子体损伤(plasma induce damage，PID)。
发明内容
[0011] 本发明解决的技术问题是提供一种减少等离子体损伤的半导体器件及其制造方法。
[0012] 为了解决上述问题，本发明提供一种半导体器件的制造方法，所述制造方法包括：提供衬底，在衬底上形成介质层，在介质层中形成金属互连线；在所述金属互连线上形成第一阻挡层；对所述第一阻挡层的表面进行硅化处理，形成第一富硅阻挡层；在所述第一富硅阻挡层上形成第二阻挡层；对所述第二阻挡层的表面进行硅化处理，形成第二富硅阻挡层。
[0013] 可选地，所述第一阻挡层与第二阻挡层的介电常数不相同。
[0014] 可选地，所述第一阻挡层与第二阻挡层的介电常数相同。
[0015] 可选地，所述第一阻挡层的介电常数大于所述第二阻挡层的介电常数。
[0016] 可选地，所述第一阻挡层的材料为氮化硅，第二阻挡层的材料为掺氮的碳化硅。
[0017] 可选地，在所述金属互连线上形成第一阻挡层的步骤包括通过等离子体化学气相沉积的方法形成所述氮化硅。
[0018] 可选地，所述通过等离子体化学气相沉积的方法形成所述氮化硅的步骤包括：所述等离子体化学气相沉积过程中加载的射频信号的功率小于或等于50W。
[0019] 可选地，所述第一阻挡层的厚度在 的范围内。
[0020] 可选地，所述对所述第一阻挡层的表面进行硅化处理，形成第一富硅阻挡层的步骤包括通过等离子体化学气相沉积的方法进行所述硅化处理。
[0021] 可选地，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：向等离子体化学气相沉积装置通入含硅的反应气体。
[0022] 可选地，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：所述等离子体化学气相沉积过程中加载的射频信号功率在50～500W的范围内，向等离子体化学气相沉积装置通入的反应气体包括硅烷，通入硅烷的流量在100～1000sccm的范围内，等离子体化学气相沉积装置的气压在2～7torr的范围内。
[0023] 可选地，所述第一富硅阻挡层的厚度在 的范围内。
[0024] 可选地，所述第二阻挡层的材料包括掺氮的碳化硅，所述在所述第一富硅阻挡层上形成第二阻挡层的步骤包括通过化学气相沉积的方法形成所述第二阻挡层。
[0025] 可选地，所述第二阻挡层的厚度在 的范围内。
[0026] 可选地，对所述第二阻挡层的表面进行硅化处理，形成第二富硅阻挡层的步骤包括通过等离子体化学气相沉积的方法进行所述硅化处理。
[0027] 可选地，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：向等离子体化学气相沉积装置通入含硅的反应气体。
[0028] 可选地，所述通过等离子体化学气相沉积的方法进行所述硅化处理的步骤包括：所述等离子体化学气相沉积过程中加载的射频信号功率在50～500W的范围内，向等离子体化学气相沉积装置通入的反应气体包括硅烷，通入硅烷的流量在100～1000sccm的范围内，等离子体化学气相沉积装置的气压在2～7torr的范围内。
[0029] 可选地，所述第二富硅阻挡层的厚度在 的范围内。
[0030] 相应地，本发明还提供一种半导体器件，包括：衬底，位于衬底上的介质层，形成于介质层中的金属互连线；依次位于金属互连线上的第一阻挡层、第一富硅阻挡层、第二阻挡层、第二富硅阻挡层。
[0031] 可选地，所述第一阻挡层为氮化硅。
[0032] 可选地，所述第一阻挡层的厚度在 的范围内。
[0033] 可选地，所述第一富硅阻挡层的厚度在 的范围内。
[0034] 可选地，所述第二阻挡层的材料为掺氮的碳化硅。
[0035] 可选地，所述第二阻挡层的厚度在 的范围内。
[0036] 可选地，所述第二富硅阻挡层的厚度在 的范围内。
[0037] 与现有技术相比，本发明具有以下优点：
[0038] 1.第一富硅阻挡层、第二富硅阻挡层中硅含量较高，导电效果好，可以使静电电荷均匀化，从而减小静电崩溃现象；此外，等离子体蚀刻过程中辐射的能量会部分地被硅材料吸收，这样会减少在第一阻挡层、第二阻挡层上积累的电荷，进而减少PID问题。
[0039] 2.可选方案中，第一阻挡层和第二阻挡层的介电常数不同，通过改变第一阻挡层和第二阻挡层的厚度，改变多层阻挡层结构的介电常数，从而提高多层阻挡层结构的适用范围。
[0040] 3.可选方案中，第一阻挡层的材料为氮化硅，第二阻挡层的材料为掺氮的碳化硅，由于氮化硅的介电常数大于掺氮的碳化硅的介电常数，这样与只有掺氮的碳化硅材料的阻挡层相比，只要选择厚度较小的氮化硅就可实现相同的介电常数，从而可以减小厚度。
附图说明
[0041] 图1至图2是现有技术半导体器件的制造方法形成的半导体器件一实施例的侧面示意图；
[0042] 图3是本发明半导体器件的制造方法一实施方式的流程示意图；
[0043] 图4至图8是本发明半导体器件的制造方法形成的半导体器件一实施例的侧面示意图。
具体实施方式
[0044] 在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
[0045] 其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
[0046] 为了解决现有技术的问题，本发明提供一种半导体器件的制造方法。参考图3，示出了本发明半导体器件制造方法一实施方式的流程示意图，所述制造方法包括：
[0047] 步骤S1，提供衬底，在衬底上形成介质层，在介质层中形成金属互连线；
[0048] 步骤S2，在所述金属互连线上形成第一阻挡层；
[0049] 步骤S3，对所述第一阻挡层的表面进行硅化处理，形成第一富硅阻挡层；
[0050] 步骤S4，在所述第一富硅阻挡层上形成第二阻挡层；
[0051] 步骤S5，对所述第二阻挡层的表面进行硅化处理，形成第二富硅阻挡层。
[0052] 下面结合附图和具体实施例对本发明的技术方案做进一步说明。
[0053] 参考图4至图8示出了本发明半导体器件制造方法形成的半导体器件一实施例的侧面示意图，本实施例以BEOL为例，但是本发明并不限制于此，还可以是其他工艺段。
[0054] 如图4所示，提供衬底100，所述衬底100的材料可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，本发明对此不做限制。
[0055] 此外，所述衬底100中形成有器件结构(图未示)，所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等。
[0056] 在衬底100上形成介质层101，所述介质层101用于绝缘，本实施例中，所述介质层101可以是低K介质层(介电系数范围为3.9～2.8)，所述低K介质层的材料为SiO2、SiOF、SiCOH、SiO、SiCO、SiCON中的一种或多种。
[0057] 所述介质层101还可以是超低K介质层(介电系数范围为2.5～2.8)，所述超低K介质材料为黑金刚石(Black Diamond，BD)等。
[0058] 所述介质层101还可以是其他材料，但是本发明并不限制于此。
[0059] 在所述介质层101中形成凹槽，并向所述凹槽中填充金属材料，形成金属互连线102。
[0060] 如图5所示，在所述介质层101和金属互连线102上形成第一阻挡层103，后续在所述第一阻挡层103表面形成的第一富硅阻挡层、在第一阻挡层103上形成的第二阻挡层、在所述第二阻挡层表面形成的第二富硅阻挡层组成多层阻挡层结构。
[0061] 位于所述多层阻挡层结构顶部的第二富硅阻挡层、位于所述多层阻挡层结构中部的第一富硅阻挡层中硅的含量较高，一方面，由于硅是半导体材料可以导电，在后续的等离子体蚀刻中在所述多层阻挡层结构中形成静电电荷积累时，所述第一富硅阻挡层、第二富硅阻挡层可以使静电电荷均匀化，从而减小静电崩溃现象的发生几率；此外，等离子体蚀刻过程中辐射的能量会部分地被硅材料吸收，这样会减少在第一阻挡层、第二阻挡层上积累的电荷，进而减少PID问题。
[0062] 本实施例中，所述第一阻挡层103的材料为氮化硅，氮化硅的介电常数较大，绝缘性好、致密性高，可以起到良好地阻挡金属扩散的作用。
[0063] 本实施例中，通过等离子体化学气相沉积的方法形成所述氮化硅。
[0064] 本实施例中，所述第一阻挡层103的厚度在 的范围内。
[0065] 需要说明的是，在等离子体化学气相沉积中也会形成等离子体，高能量的等离子体也容易在第一阻挡层103的表面形成静电积累。因此，较佳地，在等离子体化学气相沉积过程中，采用低功率的射频信号。具体地，在等离子体化学气相沉积过程中加载的射频信号的功率小于或等于50W。
[0066] 如图6所示，在形成第一阻挡层103之后，对第一阻挡层103进行硅化处理，此处，所述硅化处理的含义是，提高第一阻挡层103材料中硅的含量。具体地，在通过等离子体化学气相沉积形成所述第一阻挡层103之后，增大等离子体化学气相沉积装置中含硅的反应气体的浓度，以增加硅的含量，形成第一富硅阻挡层104。
[0067] 本实施例中，所述第一阻挡层103的材料为氮化硅。在完成第一阻挡层103的沉积之后，向等离子体化学气相沉积的反应腔室内通入硅烷，硅烷的流量在100～1000sccm的范围内，使反应腔室内的气压在2～7torr的范围内，所述等离子体化学气相沉积过程中加载的射频信号功率在50～500W的范围内。
[0068] 这样在第一阻挡层103的表面形成第一富硅阻挡层104，本实施例中，所述第一富硅阻挡层104的厚度在 的范围内。
[0069] 在完成第一阻挡层103的沉积之后，无需更换反应腔室，在原位实现硅化处理，简化了工艺步骤。
[0070] 如图7所示，在所述第一富硅阻挡层104上形成第二阻挡层105，本实施例中，所述第二阻挡层105的材料为掺氮的碳化硅。
[0071] 具体地，可以通过化学气相沉积的方法形成所述掺氮的碳化硅。具体的工艺条件与现有技术相同，在此不再赘述。
[0072] 所述第二阻挡层105的厚度在 的范围内。
[0073] 掺氮的碳化硅的介电常数小于氮化硅的介电常数，可以通过改变第一阻挡层103和第二阻挡层105的厚度改变多层阻挡层结构的介电常数，从而提高多层阻挡层结构的适用范围。
[0074] 此外，氮化硅的介电常数大于掺氮的碳化硅的介电常数，这样与只有掺氮的碳化硅材料的阻挡层相比，只要选择厚度较小的氮化硅就可实现相同的介电常数。从而可以减小多层阻挡层结构的厚度。
[0075] 如图8所示，对所述第二阻挡层105的表面进行硅化处理，此处，所述硅化处理的含义是，提高第二阻挡层105材料中硅的含量。具体地，在通过等离子体化学气相沉积形成所述第二阻挡层105之后，增大等离子体化学气相沉积装置中含硅的反应气体的浓度，以增加硅的含量，形成第二富硅阻挡层106。
[0076] 本实施例中，所述第二阻挡层105的材料为掺氮的碳化硅。在完成第二阻挡层105的沉积之后，向等离子体化学气相沉积的反应腔室内通入硅烷，硅烷的流量在100～
1000sccm的范围内，使反应腔室内的气压在2～7torr的范围内，所述等离子体化学气相沉积过程中加载的射频信号功率在50～500W的范围内。
[0077] 这样在第二阻挡层105表面形成第二富硅阻挡层106，本实施例中，所述第第二富硅阻挡层106的厚度在 的范围内。
[0078] 这样，在完成第二阻挡层105的沉积之后，无需更换反应腔室，在原位实现硅化处理，简化了工艺步骤。
[0079] 至此完成了多层阻挡层结构的制作过程，后续还包括在多层阻挡层结构上形成介质层、位于介质层中的金属互连线等的工艺步骤，在形成金属互连线的过程中通常采用等离子体蚀刻法在介质层中形成凹槽。
[0080] 在等离子体蚀刻过程中，高能量粒子撞击到多层阻挡层，由于位于所述多层阻挡层结构顶部的第二富硅阻挡层106、位于所述多层阻挡层结构中部的第一富硅阻挡层104中硅的含量较高，一方面，由于硅是半导体材料可以导电，在后续的等离子体蚀刻中在所述多层阻挡层结构中形成静电电荷积累时，所述第一富硅阻挡层106、第二富硅阻挡层106可以使静电电荷均匀化，从而减小静电崩溃现象的发生几率；此外，等离子体蚀刻过程中辐射的能量会部分地被硅材料吸收，这样会减少在第一阻挡层103、第二阻挡层105上积累的电荷，进而减少PID问题。
[0081] 需要说明的是，上述实施例中以第一阻挡层为氮化硅，第二阻挡层为掺氮的碳化硅为例，但是本发明并不限制于此，还可以是第一阻挡层为掺氮的碳化硅，第二阻挡层为氮化硅，本领域技术人员可以根据上述实施例进行相应地修改、变形和替换。
[0082] 还需要说明的是，上述实施例中，所述第一阻挡层和第二阻挡层的材料不相同，在其他实施例中，所述第一阻挡层和第二阻挡层地材料还可以相同，例如，第一阻挡层和第二阻挡层均为掺氮的碳化硅。
[0083] 本发明还提供一种半导体器件，请继续参考图8，示出了本发明半导体器件一实施例的示意图。本实施例仍以BEOL为例，但是本发明并不限制于此。
[0084] 所述半导体器件包括：衬底100，位于衬底100上的介质层101，形成于介质层101中的金属互连线102；依次位于金属互连线102上的第一阻挡层103、第一富硅阻挡层104、第二阻挡层105、第二富硅阻挡层106。其中，
[0085] 所述衬底100的材料可以为单晶硅或单晶硅锗，或者单晶掺碳硅。所述衬底100中形成有器件结构(图未示)，所述器件结构可以为MOS晶体管等。
[0086] 所述第一阻挡层103为氮化硅，所述第一阻挡层103的厚度在 的范围内。
[0087] 所述第一富硅阻挡层104为硅含量较高的氮化硅，所述第一富硅阻挡层104的厚度在 的范围内。
[0088] 所述第二阻挡层105的材料为掺氮的碳化硅，所述第二阻挡层105的厚度在的范围内。
[0089] 所述第二富硅阻挡层106为硅含量较高的掺氮的碳化硅，所述第二富硅阻挡层106的厚度在 的范围内。
[0090] 需要说明的是，上述实施例均以BEOL为例进行说明，但是本发明并不限制于此，在其他实施例中还可以是FEOL，在FEOL中形成引出所述MOS管各极的金属插塞时也会采用等离子体蚀刻工艺，所述等离子体蚀刻工艺也容易造成PID问题，可以在进行等离子体蚀刻工艺之前，形成多层阻挡层结构，以减少PID问题。
[0091] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
