拍摄装置

摘要

一种拍摄装置，具有传感芯片及信号处理芯片。传感芯片具有：多个像素二维矩阵状地配置而成的像素阵列；由多个数据输出端子构成的数据输出端子组，所述多个数据输出端子按像素阵列的像素列输出像素的模拟信号。信号处理芯片具有：与数据输出端子组电连接的数据输入端子组；将通过数据输入端子组而接收到的像素的模拟信号按像素阵列的像素列转换成数字信号的多个A/D转换器；和对多个A/D转换器的动作进行控制的控制部。其结果为，能够削减制造成本并能够使拍摄装置的动作高速化。

权利要求

1.一种拍摄装置，具有：

传感芯片，其具有：多个第1像素和第2像素二维矩阵状地配置而成的像素阵列、第1输出端子组和第2输出端子组，所述第1像素将通过光电转换后的电荷生成的第1信号向第1信号线输出，所述第2像素将通过光电转换后的电荷生成的第2信号向与所述第1信号线不同的第2信号线输出，所述第1输出端子组与所述第1信号线连接并通过输出所述第1信号的多个输出端子构成，所述第2输出端子组与所述第2信号线连接并通过输出所述第2信号的多个输出端子构成；

基板，其与所述传感芯片相对地配置，并设有与所述第1输出端子组连接的第1布线和与所述第2输出端子组连接的第2布线；

第1信号处理芯片，其具有：与所述第1布线连接并与所述第1输出端子组电连接的第1输入端子组；将通过所述第1输入端子组而接收到的所述第1信号转换成数字信号的多个第

1转换器；对所述多个第1转换器的动作进行控制的第1控制部；和第2信号处理芯片，其具有：与所述第2布线连接并与所述第2输出端子组电连接的第2输入端子组；将通过所述第2输入端子组而接收到的所述第2信号转换成数字信号的多个第

2转换器；对所述多个第2转换器的动作进行控制的第2控制部，所述第1信号处理芯片和所述第2信号处理芯片以夹着所述像素阵列的方式配置，且彼此同步地动作。

2.如权利要求1所述的拍摄装置，其特征在于，

所述传感芯片具有：与所述第1信号线连接并放大所述第1信号的第1放大器；和与所述第2信号线连接并放大所述第2信号的第2放大器，所述第1放大器和所述第2放大器以夹着所述像素阵列的方式配置。

3.如权利要求1所述的拍摄装置，其特征在于，

所述第1控制部和所述第2控制部中的至少一个具有对所述传感芯片的驱动定时进行控制的定时发生器，控制所述第1转换器和所述第2转换器中的对应转换器的动作并控制所述传感芯片的动作。

4.如权利要求1所述的拍摄装置，其特征在于，

所述第1控制部和所述第2控制部中的至少一个具有对所述第1转换器和所述第2转换器中的对应转换器的动作进行控制的转换控制电路。

5.如权利要求4所述的拍摄装置，其特征在于，

所述第1控制部和所述第2控制部中的至少一个具有对所述传感芯片的驱动定时进行控制的定时发生器，控制所述第1转换器和所述第2转换器中的对应转换器的动作并控制所述传感芯片的动作。

6.如权利要求5所述的拍摄装置，其特征在于，

所述第1控制部和所述第2控制部具有所述转换控制电路及所述定时发生器，所述第1控制部和所述第2控制部中的一个控制部具有对另一个控制部的动作进行控制的主模式、和根据来自另一个控制部的控制进行动作的从模式。

7.如权利要求5所述的拍摄装置，其特征在于，

具有生成用于对信号处理芯片以单体进行检测的检测信号的简易转换控制电路及简易定时发生器，所述简易转换控制电路设置在所述第1信号处理芯片和所述第2信号处理芯片中的不具有所述转换控制电路的信号处理芯片内，所述简易定时发生器设置在所述第1信号处理芯片和所述第2信号处理芯片中的不具有所述定时发生器的信号处理芯片内。

8.如权利要求1所述的拍摄装置，其特征在于，具有：

第1同步时钟生成部，其设置在彼此成对的所述第1信号处理芯片和所述第2信号处理芯片中的一方的信号处理芯片中，将第1时钟输出至另一方的信号处理芯片；和第2同步时钟生成部，其设置在所述另一方的信号处理芯片中，接收所述第1时钟，所述第1同步时钟生成部具有延迟电路，所述延迟电路接收根据第2时钟和第3时钟的相位差而生成的延迟控制信号，并根据所述延迟控制信号使所述第1时钟延迟，将延迟后的所述第1时钟作为所述第2时钟而输出，所述第2同步时钟生成部具有开关部，所述开关部接收包含所述第1时钟在内的多个时钟，在使所述彼此成对的所述第1信号处理芯片和所述第2信号处理芯片彼此同步地动作时，所述开关部将所述第1时钟作为所述第3时钟而输出，所述一方的信号处理芯片的所述控制部与所述第2时钟同步地动作，所述另一方的信号处理芯片的所述控制部与所述第3时钟同步地动作。

9.如权利要求8所述的拍摄装置，其特征在于，

所述第1同步时钟生成部还具有：

相位比较器，其接收所述第2时钟及所述第3时钟，并检测所述第2时钟和所述第3时钟的相位差；和延迟控制部，其根据由所述相位比较器检测出的相位差而生成所述延迟控制信号，并将生成的所述延迟控制信号输出至所述延迟电路。

说明书

拍摄装置

技术领域

[0001] 本发明涉及拍摄装置。

背景技术

[0002] 通常情况下，在数码摄像机及数码相机中搭载有CMOS型的拍摄装置或CCD型的拍摄装置。例如，CMOS型的拍摄装置具有：将拍摄对象的像转换成电信号的传感芯片、对从传感芯片输出的信号进行处理的信号处理芯片等。传感芯片及信号处理芯片通过导线接合等而相互连接。

[0003] 传感芯片例如具有多个像素二维矩阵状地配置而成的像素阵列，将由各像素生成的模拟的电信号依次输出至信号处理芯片。信号处理芯片例如具有A/D转换器，将从传感芯片接收到的模拟信号依次转换成数字信号。

[0004] 近年来，提出有将A/D转换器等信号处理芯片的功能设置在传感芯片内的拍摄装置(例如，专利文献1)。这种传感芯片例如按像素阵列的列而具有A/D转换器。因此，与将从像素阵列输出的模拟的像素信号以串行形式向信号处理芯片输出而转换成数字数据的上述现有技术相比较，能够谋求A/D转换处理的高速化。

[0005] 现有技术文献

[0006] 专利文献

[0007] 专利文献1：日本特开2008-48313号公报

发明内容

[0008] 但是，在将A/D转换器等信号处理芯片的功能设置于传感芯片内的结构(单芯片结构)中，由于适于像素阵列等传感部的高性能化的 制造工艺与适于A/D转换器等信号处理部的高速化的制造工艺不同，所以拍摄装置的制造工艺变得复杂。例如，在传感部中，通过提高驱动电压(电源电压)，扩大动态范围并降低噪声的影响。另一方面，在信号处理部中，通过使微小晶体管在低电源电压下动作，能够实现高速动作。因此，为了在一个芯片上制造在高电源电压下动作的传感部和使用了在低电源电压下动作的微小晶体管的信号处理部，需要复杂的工艺控制，从而制造工艺变得复杂。因此，拍摄装置的制造成本增加。

[0009] 此外，在为了削减制造成本而使用适于传感部及信号处理部的一方的制造工艺将传感部及信号处理部制造在一个芯片上的情况下，拍摄装置的性能降低。例如，在使用使传感部的高性能化优先的制造工艺的情况下，信号处理部的晶体管的精细化不充分，从而导致信号处理部的面积的增加及功耗的增加。或者，在使用使信号处理部的晶体管的精细化优先的制造工艺的情况下，由于传感部的晶体管等的耐压降低而导致动态范围变窄。

[0010] 本发明的目的在于削减制造成本并使拍摄装置的动作高速化。

[0011] 本发明提供一种拍摄装置，具有传感芯片及信号处理芯片。传感芯片具有：多个像素二维矩阵状地配置而成的像素阵列；由多个数据输出端子构成的数据输出端子组，其中，所述多个数据输出端子按所述按像素阵列的像素列输出像素的模拟信号。信号处理芯片具有：与数据输出端子组电连接的数据输入端子组；将通过数据输入端子组而接收到的像素的模拟信号按像素阵列的像素列转换成数字信号的多个A/D转换器；和对多个A/D转换器的动作进行控制的控制部。

附图说明

[0012] 图1是表示一个实施方式中的拍摄装置的概要图。

[0013] 图2是表示图1所示的拍摄装置的侧面的概要图。

[0014] 图3是表示图1所示的传感芯片及信号处理芯片的概要图。

[0015] 图4是表示图3所示的控制部的一例的图。

[0016] 图5是表示其他实施方式中的拍摄装置的控制部的一例的图。

[0017] 图6是表示其他实施方式中的拍摄装置的信号处理芯片的一例的图。

[0018] 图7是表示其他实施方式中的拍摄装置的信号处理芯片的一例的图。

[0019] 图8是表示使用了上述实施方式的拍摄装置的数码相机的概要图。

具体实施方式

[0020] 以下，使用附图说明本发明的实施方式。关于图中的信号、信号线及端子，也存在将多个概括为一个而示出的情况。例如，在以后的说明中，将用于控制传感芯片30的驱动定时的多个控制信号统称作驱动控制信号CNTP。

[0021] 图1示出了本发明的一个实施方式。此外，图1示出了从光的入射面的相反侧观察到的拍摄装置10的概要。本实施方式的拍摄装置10例如为CMOS型的拍摄装置，搭载在数码摄像机及数码相机等中。例如，拍摄装置10具有：形成有布线图案的玻璃基板20、传感芯片30、多个信号处理芯片40(40a、40b)，并以COG(Chip On Glass)构造形成。

[0022] 在玻璃基板20上安装有传感芯片30及多个信号处理芯片40a、40b。例如，信号处理芯片40a、40b隔着传感芯片30而配置在图的上下。另外，在玻璃基板20上例如连接有柔性印制电路板FPC。例如，经由形成在柔性印制电路板FPC及玻璃基板20上的布线向拍摄装置10输入输出信号。

[0023] 传感芯片30例如具有由沿图的横向排列的多个数据输出端子DOT分别构成的多个数据输出端子组DOTG。多个数据输出端子组DOTG分别与多个信号处理芯片40对应地设置。例如，在具有两个信号处理芯片40a、40b的拍摄装置10中，两个数据输出端子组DOTG分别配置在传感芯片30的信号处理芯片40a、40b侧。像这样，传感 芯片30具有与信号处理芯片40的数量相同数量的数据输出端子组DOTG。此外，由于数据输出端子DOT配置在传感芯片30的玻璃基板20侧，所以在图1中用虚线示出。

[0024] 各信号处理芯片40例如具有：由沿图的横向排列的多个数据输入端子DIT构成的数据输入端子组DITG、和同步控制端子SYNS。由于数据输入端子DIT及同步控制端子SYNS配置在信号处理芯片40的玻璃基板20侧，所以在图1中用虚线示出。以下，对除数据输出端子DOT及数据输入端子DIT以外的端子使用与信号名相同的附图标记。

[0025] 信号处理芯片40a、40b的数据输入端子DIT接收从传感芯片30的数据输出端子DOT输出的信号(后述的图3所示的像素PX的信号)。即，数据输入端子组DITG与数据输出端子组DOTG电连接。例如，信号处理芯片40a、40b的数据输入端子组DITG通过形成在玻璃基板20上的布线图案等，分别与传感芯片30的两个数据输出端子组DOTG连接。

[0026] 另外，信号处理芯片40a、40b的同步控制端子SYNS通过形成在玻璃基板20上的布线图案等而相互连接。由此，各信号处理芯片40的同步控制端子SYNS被传输例如将在图4中说明的同步控制信号SYNS。此外，将信号处理芯片40a、40b的同步控制端子SYNS之间连接起来的布线可以不在传感芯片30内通过。例如，将信号处理芯片40a、40b的同步控制端子SYNS之间连接起来的布线也可以包含形成在玻璃基板20上的布线图案及形成在传感芯片30内的布线图案而构成。

[0027] 图2示出了图1所示的拍摄装置10的侧面的概要。拍摄装置10例如像上述那样以COG构造形成。在玻璃基板20的安装基准面REF的相反侧的面上，接合有传感芯片30、信号处理芯片40a、40b及柔性印制电路板FPC。传感芯片30及多个信号处理芯片40a、40b例如通过焊锡或凸块等接合部CT而与玻璃基板20电连接。例如，接合部CT的玻璃基板20侧与形成在玻璃基板20上的布线图案接合。另外， 例如，接合部CT的传感芯片30侧与传感芯片30的端子接合，接合部CT的信号处理芯片40侧与信号处理芯片40的端子接合。此外，光OPT经由玻璃基板20入射至传感芯片30。

[0028] 图3示出了图1所示的传感芯片30及信号处理芯片40的概要。此外，图3的双图表示传感芯片30及信号处理芯片40的端子的一部分。例如，信号处理芯片40a、40b的驱动控制端子CNTP通过形成在图1所示的玻璃基板20上的布线图案等，分别与传感芯片30的两个驱动控制端子CNTP连接。

[0029] 传感芯片30具有：包含数据输出端子DOT等在内的多个端子、像素阵列32、驱动器34、分为两个而配置的放大器阵列36、和偏置电路38。像素阵列32具有二维矩阵状地配置的多个像素PX。例如，像素PX具有对入射光进行光电转换而生成电荷的光电转换部，从而生成与入射光相应的电信号。例如，由像素PX生成的电信号为模拟信号。驱动器34经由驱动控制端子CNTP从信号处理芯片40接收驱动控制信号CNTP。然后，驱动器34根据驱动控制信号CNTP对像素阵列32的像素PX按行进行控制。

[0030] 放大器阵列36例如隔着像素阵列32而配置在图的上下。例如，两个放大器阵列36的一方(在图3中，为配置在上侧的放大器阵列36)具有按像素阵列32的奇数列而设置的纵列放大器AP。另外，例如，两个放大器阵列36的另一方(在图3中，为配置在下侧的放大器阵列36)具有按像素阵列32的偶数列而设置的纵列放大器AP。

[0031] 按像素阵列32的列而配置的纵列放大器AP接收由驱动器34选择的行的像素PX的信号，并将接收到的信号以规定的放大率进行放大。然后，纵列放大器AP将放大后的信号经由数据输出端子DOT输出至信号处理芯片40。即，放大器阵列36将由驱动器34选择的行的像素PX的信号经由数据输出端子DOT并行地输出至信号处理芯片40。例如，像素阵列32的奇数列的像素PX的信号从传感芯片30中的配置在图中上侧的多个数据输出端子DOT并行地输出至信号处理芯片40a的多个数据输入端子DIT。另外，例如，像素阵列32的 偶数列的像素PX的信号从传感芯片30中的配置在图中下侧的多个数据输出端子DOT并行地输出至信号处理芯片40b的多个数据输入端子DIT。此外，作为放大器的纵列放大器AP例如由开关电容器电路构成。

[0032] 像这样，在本实施方式中，由于一行量的像素PX的信号从传感芯片30并行地输出至信号处理芯片40，所以能够缩短一行量的像素PX的信号在芯片间(传感芯片30与信号处理芯片40之间)的传输时间。或者，在本实施方式中，与将一行量的像素PX的信号依次从传感芯片30输出至信号处理芯片40的结构相比，还能够使每个像素PX的信号读取动作、例如像素复位及纵列放大器的复位、向浮动扩散单元(floating diffusion)的电荷传输、纵列放大器的信号放大等低速进行。该情况下，由于能够充分地获取稳定时间，所以各部分的动作稳定。

[0033] 偏置电路38从传感芯片30的外部经由基准电压端子VR10接收基准电压VR10。然后，偏置电路38根据基准电压VR10生成向像素阵列32、驱动器34及放大器阵列36供给的电源电压等。

[0034] 在本实施方式中，信号处理芯片40a、40b的结构彼此相同。因此，以下，对信号处理芯片40a进行说明。信号处理芯片40a具有：包含数据输入端子DIT等在内的多个端子、控制部42a、A/D转换部44、数据总线电路46、差动输出电路48及偏置电路50。

[0035] 控制部42a用于控制A/D转换部44及数据总线电路46等的动作。另外，控制部42a具有对其他控制部42(例如，控制部42b)的动作进行控制的主模式和根据来自其他控制部42(例如，控制部42b)的控制进行动作的从模式。例如，控制部42a通过从信号处理芯片40a的外部经由控制端子CNTa而接收到的控制信号CNTa，被设定成主模式及从模式中的某一模式。

[0036] 例如，控制部42a在被设定成主模式的情况下，将用于控制传感芯片30的驱动定时的驱动控制信号CNTP经由驱动控制端子CNTP输出至传感芯片30。而且，控制部42a将用于使主模式的控制部42a 的动作和从模式的控制部42b的动作彼此同步的同步控制信号SYNS经由同步控制端子SYNS输出至信号处理芯片40b。即，被设定成主模式的控制部42a将用于使多个信号处理芯片40a、40b的控制部42a、42b的动作彼此同步的同步控制信号SYNS输出至其他信号处理芯片40b的控制部42b，并且将驱动控制信号CNTP输出至传感芯片30。

[0037] 另外，控制部42a在被设定成从模式的情况下，从信号处理芯片40b经由同步控制端子SYNS接收同步控制信号SYNS。而且，从模式的控制部42a例如从传感芯片30经由驱动控制端子CNTP接收从主模式的控制部42b输出至传感芯片30的驱动控制信号CNTP。

[0038] A/D转换部44例如具有分别与信号处理芯片40a的多个数据输入端子DIT对应地设置的多个A/D转换器ADC(以下也称作纵列A/D转换器ADC)。例如，在信号处理芯片40a上，多个纵列A/D转换器ADC分别经由按像素阵列32的列而设置的垂直信号线接收像素阵列32的奇数列的像素PX的模拟信号，并将接收到的模拟信号转换成数字信号。然后，各A/D转换器ADC例如将转换成数字信号的像素PX的信号差动输出至数据总线电路46。此外，多个纵列A/D转换器ADC根据控制部42a的控制并行地动作。

[0039] 像这样，A/D转换部44包含在对通过数据输入端子组DITG而接收到的像素PX的信号进行处理的处理部中。此外，在本实施方式中，由于A/D转换部44的多个纵列A/D转换器ADC并行地动作，所以能够缩短将一行量的像素PX的模拟信号转换成数字信号的时间。或者，在本实施方式中，与将一行量的像素PX的信号依次从传感芯片30输出至信号处理芯片40的结构相比，也能够使每个A/D转换器ADC的转换动作低速进行。其结果为，能够抑制A/D转换器ADC的面积增大及功耗增加。

[0040] 数据总线46例如具有将A/D转换器ADC与差动输出电路48之间连接起来的总线，并根据控制部42a的控制进行动作。例如，数据总线电路46根据控制部42a的控制，将从A/D转换器ADC差动地输出的像素PX的信号依次传输至差动输出电路48。另外，例如，数据 总线电路46根据控制部42a的控制实施总线的复位等。

[0041] 差动输出电路48例如使用LVDS(Low Voltage Differential Signaling)接口来输出低振幅差动信号。例如，差动输出电路48从数据总线电路46依次接收通过A/D转换器ADC而转换成差动的数字信号的像素PX的信号，并将接收到的差动信号作为低振幅差动信号的数字像素信号Da、/Da而依次输出。此外，差动输出电路48也可以使用LVDS接口以外的应对于高速传输的数字接口。通过使用LVDS接口等数字接口，信号处理芯片40a能够将与像素阵列32的奇数列的像素PX对应的数字像素信号Da、/Da从数字像素输出端子Da、/Da高速地输出至外部。

[0042] 偏置电路50从信号处理芯片40a的外部经由基准电压端子VR20接收基准电压VR20。然后，偏置电路50根据基准电压VR20生成向控制部42a、A/D转换部44、数据总线电路46及差动输出电路48供给的电源电压等。此外，在图3中，为了易于观察图，省略了用于从偏置电路50向控制部42a及数据总线电路46供给电压的布线的记载。

[0043] 关于信号处理芯片40b的动作，能够通过分别将附图标记40a、40b、42a、42b、CNTa、Da、/Da替换成附图标记40b、40a、42b、42a、CNTb、Db、/Dd、将“奇数列的像素PX”替换成“偶数列的像素PX”来说明。例如，信号处理芯片40b将与像素阵列32的偶数列的像素PX对应的数字像素信号Db、/Db从数字像素输出端子Db、/Db输出至外部。

[0044] 像这样，在本实施方式中，由于数字像素信号D、/D(“Da、/Da”、“Db、/Db”)从多个信号处理芯片40(40a、40b)并行地输出，所以能够缩短一帧量的A/D转换处理及数字像素信号D、/D的传输时间。另外，在本实施方式中，由于能够在彼此不同的制造工艺中制造传感芯片30和信号处理芯片40，所以能够在适于各自特性的制造工艺中制造传感芯片30及信号处理芯片40。例如，在适于像素阵列32等传感部的高性能化的制造工艺中制造传感芯片30时，也能够在适于A/D转换器ADC等信号处理部的高速化的制造工艺中制造信号处 理芯片40。因此，在本实施方式中，能够削减拍摄装置10的制造成本并能够使拍摄装置10的动作高速化。

[0045] 此外，信号处理芯片40除A/D转换部44以外还可以具有实施数字运算等的信号处理电路。例如，信号处理芯片40还可以具有用于对多个纵列A/D转换器ADC之间的转换特性的偏差进行修正的电路、用于去除固定图案噪声的电路。

[0046] 图4示出了图3所示的控制部42的一例。此外，在图4中，省略了图3所示的差动输出电路48及偏置电路50等的记载。由于控制部42a、42b为彼此相同的结构，所以对控制部42a进行说明。

[0047] 控制部42a具有：接收控制信号CNTa的系统控制器SYSCNT；对A/D转换器ADC的动作进行控制的A/D转换控制电路ADCCNT；和定时发生器TG。系统控制器SYSCNT根据控制信号CNTa而以主模式及从模式中的某一模式动作。然后，系统控制器SYSCNT以使控制部42a在通过控制信号CNTa而设定的模式下进行动作的方式对控制部42a的A/D转换控制电路ADCCNT及定时发生器TG进行控制。即，控制部42a的动作在主模式和从模式下不同。

[0048] 以下，将控制部42a设定成主模式，将控制部42b设定成从模式，对控制部42a的定时发生器TG、系统控制器SYSCNT及A/D转换控制电路ADCCNT的动作进行说明。

[0049] 定时发生器TG生成驱动控制信号CNTP，并将生成的驱动控制信号CNTP输出至控制部42b的定时发生器TG及图3所示的传感芯片30的驱动器34。另外，定时发生器TG例如将基于驱动控制信号CNTP的定时控制信号输出至系统控制器SYSCNT及A/D转换控制电路ADCCNT。

[0050] 而且，定时发生器TG将同步控制信号SYNS输出至控制部42b的定时发生器TG。例如，同步控制信号SYNS包含控制信号CNTa内的时钟。定时发生器TG例如经由系统控制器SYSCNT接收控制信号CNTa内的时钟。此外，定时发生器TG也可以不经由系统控制器SYSCNT而接收控制信号CNTa内的时钟。

[0051] 系统控制器SYSCNT例如根据来自定时发生器TG的定时控制信号生成输出控制信号CNTOUTa，并与控制信号CNTa内的时钟同步地将输出控制信号CNTOUTa输出至数据总线电路46。例如，输出控制信号CNTOUTa是用于控制数据总线46的动作的信号。此外，系统控制器SYSCNT例如也可以使用输出控制信号CNTOUTa来控制图3所示的差动输出电路48的动作。

[0052] A/D转换控制电路ADCCNT例如根据来自定时发生器TG的定时控制信号生成A/D转换控制信号CNTADCa，并与控制信号CNTa内的时钟同步地将A/D转换控制信号CNTADCa输出至A/D转换部44。例如，A/D转换控制电路ADCCNT经由系统控制器SYSCNT接收控制信号CNTa内的时钟。此外，A/D转换控制电路ADCCNT也可以不经由系统控制器SYSCNT而接收控制信号CNTa内的时钟。在此，例如，A/D转换控制信号CNTADCa是用于控制A/D转换部44的动作的信号。

[0053] 接下来，说明被设定成从模式的控制部42b的定时发生器TG、系统控制器SYSCNT及A/D转换控制电路ADCCNT的动作。

[0054] 定时发生器TG例如从控制部42a的定时发生器TG接收包含控制信号CNTa内的时钟在内的同步控制信号SYNS。然后，定时发生器TG将通过同步控制信号SYNS而传输的控制信号CNTa内的时钟传输至系统控制器SYSCNT及A/D转换控制电路ADCCNT。

[0055] 另外，定时发生器TG根据从控制部42a的定时发生器TG接收到的驱动控制信号CNTP生成定时控制信号，并将生成的定时控制信号输出至系统控制器SYSCNT及A/D转换控制电路ADCCNT。此外，在从模式下动作的定时发生器TG不将驱动控制信号CNTP输出至图3所示的传感芯片30。

[0056] 系统控制器SYSCNT例如根据来自定时发生器TG的定时控制信号生成输出控制信号CNTOUTb。然后，系统控制器SYSCNT与从定时发生器TG接收到的控制信号CNTa内的时钟同步地将输出控制信号CNTOUTb输出至数据总线电路46。

[0057] A/D转换控制电路ADCCNT例如根据来自定时发生器TG的定时控制信号生成A/D转换控制信号CNTADCb。然后，A/D转换控制电路ADCCNT与从定时发生器TG接收到的控制信号CNTa内的时钟同步地将A/D转换控制信号CNTADCb输出至A/D转换部44。

[0058] 此外，控制部42的动作不限定于本例。例如，通过同步控制信号SYNS而传输的同步用的时钟也可以是将控制信号CNTa内的时钟分频而得到的时钟，还可以是将控制信号CNTa内的时钟倍增而得到的时钟。或者，通过同步控制信号SYNS而传输的同步用的时钟还可以是多个时钟。例如，在将输出控制信号CNTOUTa输出时所使用的时钟和将A/D转换控制信号CNTADCa输出时所使用的时钟彼此不同的情况下，也可以通过同步控制信号SYNS传输双方的时钟。

[0059] 像这样，被设定成从模式的控制部42b与被设定成主模式的控制部42a所使用的时钟同步地动作。即，控制部42a、42b彼此同步地动作。由此，在本实施方式中，能够使传感芯片30及多个信号处理芯片40a、40b的动作定时彼此一致。其结果为，在本实施方式中，例如，能够防止在信号处理芯片40a的数字像素信号Da、/Da与信号处理芯片40b的数字像素信号Db、/Db之间产生误差。在此，数字像素信号Da、/Da与数字像素信号Db、/Db之间的误差例如是由于A/D转换部44的动作定时的差及数据总线电路46的动作定时的差等而产生的。

[0060] 例如，信号处理芯片40a的A/D转换部44与信号处理芯片40b的A/D转换部44之间的动作定时的差可能会成为模拟数据的获取定时的偏差。在信号处理芯片40a、40b之间模拟数据的获取定时发生偏差的情况下，例如，对彼此电平相同的像素PX的信号进行A/D转换后的数据在信号处理芯片40a、40b之间差异较大。此外，在本实施方式中，由于控制部42a、42b彼此同步地动作，所以能够防止在信号处理芯片40a、40b之间模拟数据的获取定时发生偏差。其结果为，能够防止在信号处理芯片40a的A/D转换后的数据与信号处理芯片40b的A/D转换后的数据之间产生较大的误差。

[0061] 另外，例如，信号处理芯片40a的数据总线电路46与信号处理芯片40b的数据总线电路46之间的动作定时的差可能会使信号处理芯片40a、40b的数字输出间(数字像素信号Da、/Da与Db、/Db之间)产生较大的相位差。相位差较大的情况下，接收数字像素信号Da、/Da、Db、/Db的图像处理IC侧的数据读入的相位容限减小，数据的漏获取概率变高。此外，在本实施方式中，由于控制部42a、42b彼此同步地动作，所以能够防止信号处理芯片40a、40b的数字输出间的相位差变大。其结果为，能够增大接收数字像素信号Da、/Da、Db、/Db的图像处理IC侧的数据读入的相位容限，从而能够使数据的漏获取概率降低。

[0062] 此外，在控制部42a被设定成从模式、控制部42b被设定成主模式的情况下，上述控制部42a、42b的动作彼此相反。

[0063] 以上，在本实施方式中，拍摄装置10具有彼此同步地动作的传感芯片30及多个信号处理芯片40a、40b。例如，在本实施方式中，通过使用同步控制信号SYNS，能够使传感芯片30及多个信号处理芯片40a、40b的动作定时彼此一致。另外，在本实施方式中，能够在适于各自特性的制造工艺中制造传感芯片30及信号处理芯片40。因此，在本实施方式中，能够削减拍摄装置10的制造成本并能够使拍摄装置10的动作高速化。另外，在本实施方式中，由于信号处理芯片40a、40b为彼此相同的结构，所以能够削减布局设计及设计验证等的设计工时。

[0064] 而且，在本实施方式中，控制部42通过控制信号CNT而被设定成主模式及从模式中的某一模式。因此，在本实施方式中，与多个控制部42实施与主模式相同的处理的结构相比，能够削减拍摄装置10的功耗。另外，例如，在制造时的检测工序中，通过将控制部42设定成主模式，能够对信号处理芯片40以单体进行检测。由此，在本实施方式中，能够防止不合格的信号处理芯片40安装在图1所示的玻璃基板20上。其结果为，能够削减控制装置10的制造成本。此外，在对传感芯片30以单体进行检测时，只要将检测用的控制信号从驱动控制端子CNTP输入至传感芯片30即可。或者，也可以将用于输入检测用的控制信号的检测端子及布线设置在传感芯片30上。

[0065] 另外，在本实施方式中，说明了多个信号处理芯片40a、40b通过同步控制信号SYNS而彼此同步地动作的结构，但不限定于该结构。例如，也可以采用将信号处理芯片40分为两个而得到的结构(不使用同步控制信号SYNS的结构)。该情况下，关于能够在适于各自特性的制造工艺中制造传感芯片30及信号处理芯片40方面，能够得到与上述实施方式相同的效果。但是，在多个控制部42分别形成于彼此不同的多个信号处理芯片40的结构中，例如，与多个控制部42配置在一个芯片内的结构相比，多个控制部42之间的制造偏差存在变大的倾向。因此，在不使用同步控制信号SYNS的结构中，由于多个信号处理芯片40之间的制造偏差，可能会导致多个信号处理芯片40内的时钟的定时彼此不同。因此，在需要避免由多个信号处理芯片40之间的制造偏差导致的影响时，优选使多个信号处理芯片40a、40b通过同步控制信号SYNS而彼此同步地动作的结构。

[0066] 图5示出了其他实施方式中的拍摄装置10的控制部52、53的一例。对与上述实施方式说明的要素相同的要素标注相同的附图标记，并省略其详细说明。本实施方式的拍摄装置10的信号处理芯片40a、40b的结构与图1-图4所说明的实施方式不同。其他结构与图1-图4所说明的实施方式相同。此外，在图5中，省略了图3所示的差动输出电路48及偏置电路50等的记载。

[0067] 关于本实施方式的信号处理芯片40a，取代图4所示的控制部42a及同步控制端子SYNS而分别设有控制部52及A/D转换控制端子CNTADC2。另外，关于本实施方式的信号处理芯片40b，取代图4所示的控制部42b及同步控制端子SYNS而分别设有控制部53及A/D转换控制端子CNTADC2。本实施方式的信号处理芯片40a、40b的其他结构与图1-图4所说明的实施方式相同。此外，控制部52、53为彼此不同的结构。因此，在信号处理芯片40a、40b上分别设有结构彼此不同的控制部52、53。

[0068] 首先，说明设置在信号处理芯片40a上的控制部52。

[0069] 控制部52例如具有：接收控制信号CNTa的系统控制器SYSCNT2；对A/D转换器ADC的动作进行控制的A/D转换控制电路ADCCNT2；和简易定时发生器STG。另外，控制部52具有用于对信号处理芯片40a以单体进行检测的检测模式。例如，控制部52通过控制信号CNTa而被设定成检测模式。

[0070] 简易定时发生器STG从控制部53的定时发生器TG2接收驱动控制信号CNTP。然后，简易定时发生器STG根据驱动控制信号CNTP生成定时控制信号，并将生成的定时控制信号输出至系统控制器SYSCNT2及A/D转换控制电路ADCCNT2。

[0071] 另外，控制部52被设定成检测模式的情况下，简易定时发生器STG例如生成A/D转换器ADC及数据总线电路46的检测所需要的最低限度的定时控制信号。然后，简易定时发生器STG将生成的定时控制信号输出至系统控制器SYSCNT2及A/D转换控制电路ADCCNT2。

[0072] 像这样，简易定时发生器STG不生成驱动控制信号CNTP。因此，在本实施方式中，能够使简易定时发生器STG的结构与控制部53的定时发生器TG2及图4所示的定时发生器TG相比变得简易。另外，在本实施方式中，由于简易定时发生器STG不生成驱动控制信号CNTP，所以能够削减信号处理芯片40a的功耗。

[0073] 系统控制器SYSCNT2例如根据来自简易定时发生器STG的定时控制信号生成输出控制信号CNTOUTa，并与控制信号CNTa内的时钟同步地将输出控制信号CNTOUTa输出至数据总线电路46。此外，系统控制器SYSCNT2例如也可以使用输出控制信号CNTOUTa来控制图3所示的差动输出电路48的动作。

[0074] A/D转换控制电路ADCCNT2例如根据来自简易定时发生器STG的定时控制信号生成A/D转换控制信号CNTADCa，并与控制信号CNTa内的时钟同步地将A/D转换控制信号CNTADCa输出至A/D转换部44。例如，A/D转换控制电路ADCCNT2经由系统控制器SYSCNT2接收控制信号CNTa内的时钟。此外，A/D转换控制电路ADCCNT2也可以不经由系统控制器SYSCNT2而接收控制信号CNTa内的时钟。

[0075] 而且，A/D转换控制电路ADCCNT2将A/D转换控制信号CNTADC2输出至控制部53的简易A/D转换控制电路SADCCNT。例如，A/D转换控制信号CNTADC2包含A/D转换控制信号CNTADCa和控制信号CNTa内的时钟。即，上述实施方式的同步控制信号SYNS包含在A/D转换控制信号CNTADC2中。

[0076] 接下来，说明设置在信号处理芯片40b上的控制部53。

[0077] 控制部53例如具有：接收控制信号CNTb的系统控制器SYSCNT3；简易A/D转换控制电路SADCCNT；和定时发生器TG2。另外，控制部53具有用于对信号处理芯片40b以单体进行检测的检测模式。例如，控制部53通过控制信号CNTb而被设定成检测模式。

[0078] 定时发生器TG2生成驱动控制信号CNTP，并将生成的驱动控制信号CNTP输出至控制部52的简易定时发生器STG及图3所示的传感芯片30的驱动器34。另外，定时发生器TG2例如将基于驱动控制信号CNTP的定时控制信号输出至系统控制器SYSCNT3及简易A/D转换控制电路SADCCNT。

[0079] 系统控制器SYSCNT3例如根据来自定时发生器TG2的定时控制信号生成输出控制信号CNTOUTb。然后，系统控制器SYSCNT3与通过A/D转换控制信号CNTADC2而传输的控制信号CNTa内的时钟同步地将输出控制信号CNTOUTb输出至数据总线电路46。例如，系统控制器SYSCNT3经由简易A/D转换控制电路SADCCNT接收控制信号CNTa内的时钟。此外，系统控制器SYSCNT3也可以从定时发生器TG2接收控制信号CNTa内的时钟，还可以从A/D转换控制端子CNTADC2接收控制信号CNTa内的时钟。

[0080] 另外，控制部53被设定成检测模式的情况下，系统控制器SYSCNT3与控制信号CNTb内的时钟同步地将输出控制信号CNTOUTb输出至数据总线电路46。

[0081] 简易A/D转换控制电路SADCCNT从控制部52的A/D转换控制电路ADCCNT2接收A/D转换控制信号CNTADC2。然后，简易A/D转换控制电路SADCCNT将通过A/D转换控制信号CNTADC2而传输的控制信号CNTa内的时钟传输至系统控制器SYSCNT3。此外，简易A/D转换控制电路SADCCNT也可以将通过A/D转换控制信号CNTADC2而传输的控制信号CNTa内的时钟传输至定时发生器TG2。

[0082] 另外，简易A/D转换控制电路SADCCNT根据通过A/D转换控制信号CNTADC2而传输的A/D转换控制信号CNTADCa生成A/D转换控制信号CNTADCb。例如，简易A/D转换控制电路SADCCNT根据来自定时发生器TG2的定时控制信号对A/D转换控制信号CNTADCa的定时进行调整，从而生成A/D转换控制信号CNTADCb。然后，简易A/D转换控制电路SADCCNT与通过A/D转换控制信号CNTADC2而传输的控制信号CNTa内的时钟同步地将A/D转换控制信号CNTADCb输出至A/D转换部44。

[0083] 此外，控制部53被设定成检测模式的情况下，简易A/D转换控制电路SADCCNT例如根据来自定时发生器TG2的定时控制信号生成A/D转换器ADC的检测所需要的最低限度的检测信号。然后，简易A/D转换控制电路SADCCNT与控制信号CNTb内的时钟同步地将检测信号输出至A/D转换部44。

[0084] 像这样，简易A/D转换控制电路SADCCNT对通过A/D转换控制信号CNTADC2而传输的A/D转换控制信号CNTADCa的定时进行调整，从而生成A/D转换控制信号CNTADCb。由此，在本实施方式中，与控制部52的A/D转换控制电路ADCCNT2及图4所示的A/D转换控制电路ADCCNT相比，能够使简易A/D转换控制电路SADCCNT的结构变得简易，从而能够削减信号处理芯片40b的功耗。

[0085] 此外，控制部52、53的结构不限定于本例，例如，也可以将定时发生器TG2设置在控制部52中，将简易定时发生器STG设置在控制部53中。另外，例如，也可以将简易A/D转换控制电路SADCCNT 设置在控制部52中，将A/D转换控制电路ADCCNT2设置在控制部53中。或者，也可以将控制部52设置在信号处理芯片40b中，将控制部53设置在信号处理芯片40a中。

[0086] 另外，控制部52、53的动作不限定于本例。例如，通过A/D转换控制信号CNTADC2而传输的同步用的时钟也可以是将控制信号CNTa内的时钟分频而得到的时钟，还可以是将控制信号CNTa内的时钟倍增而得到的时钟。或者，通过A/D转换控制信号CNTADC2而传输的同步用的时钟还可以是多个时钟。例如，在将输出控制信号CNTOUTa输出时所使用的时钟与将A/D转换控制信号CNTADCa输出时所使用的时钟彼此不同的情况下，可以通过A/D转换控制信号CNTADC2来传输双方的时钟。

[0087] 以上，在本实施方式中，也能够得到与图1-图4所说明的实施方式相同的效果。而且，在本实施方式中，简易定时发生器STG设置在控制部52中，简易A/D转换控制电路SADCCNT设置在控制部53中。由此，能够削减多个控制部52、53整体的电路规模。因此，在本实施方式中，能够削减信号处理芯片40a、40b的电路规模，从而能够减小芯片面积。另外，在本实施方式中，能够通过削减电路规模来削减拍摄装置10的功耗。

[0088] 图6示出了其他实施方式中的拍摄装置10的信号处理芯片40a、40b的一例。对与上述实施方式所说明的要素相同的要素标注相同的附图标记，并省略其详细说明。本实施方式的拍摄装置10的信号处理芯片40a、40b的结构与图1-图4所说明的实施方式不同。其他结构与图1-图4所说明的实施方式相同。此外，在图6中，省略了图3所示的A/D转换部44、数据总线电路46、差动输出电路48及偏置电路50等的记载。

[0089] 关于本实施方式的信号处理芯片40，取代图4所示的控制部42及同步控制端子SYNS而分别设有控制部43及时钟端子CLK10。而且，在本实施方式中，将同步时钟生成部SCG10、时钟端子CLK20及延迟控制端子CNTDL附加在图4所示的信号处理芯片40a上，将 同步时钟生成部SCG20及时钟端子CLK30附加在图4所示的信号处理芯片40b上。即，在本实施方式中，在彼此成对的信号处理芯片40a、40b上分别设有同步时钟生成部SCG10、SCG20。本实施方式的信号处理芯片40a、40b的其他结构与图1-图4所说明的实施方式相同。

[0090] 信号处理芯片40a除图3所示的A/D转换部44、数据总线电路46、差动输出电路48及偏置电路50以外，还具有同步时钟生成部SCG10及控制部43a。

[0091] 同步时钟生成部SCG10具有缓冲部BUF10、延迟电路DLC及缓冲部BUF12。缓冲部BUF10例如从信号处理芯片40a的外部经由控制端子CNTa接收控制信号CNTa内的时钟。然后，缓冲部BUF10将接收到的时钟(控制信号CNTa内的时钟)作为时钟CLK10而输出至延迟电路DCL及信号处理芯片40b。此外，信号处理芯片40a的时钟端子CLK10例如通过形成在图1所示的玻璃基板20上的布线图案等而与信号处理芯片40b的时钟端子CLK10连接。即，时钟端子CLK10与图1-图4所说明的实施方式的同步控制信号SYNS对应。

[0092] 延迟电路DLC从缓冲部BUF10接收时钟CLK10，并且从信号处理芯片40a的外部经由延迟控制端子CNTDL接收延迟控制信号CNTDL。然后，延迟电路DLC将使时钟CLK10延迟后的延迟时钟DCLK输出至缓冲部BUF12。此外，延迟电路DLC使时钟CLK10延迟基于延迟控制信号CNTDL的延迟量，从而生成延迟时钟DCLK。缓冲部BUF12从延迟电路DLC接收延迟时钟DCLK。然后，缓冲部BUF12将延迟时钟DCLK作为时钟CLK20而输出至系统控制器SYSCNT等。由此，时钟CLK20作为信号处理芯片40a的内部时钟而被供给至信号处理芯片40a内的各部分。而且，缓冲部BUF12将时钟CLK20经由时钟端子CLK20输出至信号处理芯片40a的外部。

[0093] 控制部43a例如具有系统控制器SYSCNT、A/D转换控制电路ADCCNT及定时发生器TG3。即，控制部43a取代图4所示的定时发生器TG而设有定时发生器TG3。控制部43a的其他结构与图4所示的控制部42a相同。关于定时发生器TG3的结构及动作，除不实施 图4所说明的同步控制信号SYNS的传输以外，与定时发生器TG相同。

[0094] 关于控制部43a的系统控制器SYSCNT及A/D转换控制电路ADCCNT的动作，除与从同步时钟生成部SCG10输出的时钟CLK20同步地动作以外，与图4所说明的动作相同。例如，控制部43a的系统控制器SYSCNT与时钟CLK20同步地将输出控制信号CNTOUTa输出至图4所示的数据总线电路46。控制部43a的A/D转换控制电路ADCCNT与时钟CLK20同步地将A/D转换控制信号CNTADCa输出至图4所示的A/D转换部44。

[0095] 信号处理芯片40b除图3所示的A/D转换部44、数据总线电路46、差动输出电路48及偏置电路50以外，还具有同步时钟生成部SCG20及控制部43b。

[0096] 同步时钟生成部SCG20具有缓冲部BUF20、开关部SW及缓冲部BUF22。缓冲部BUF20例如从信号处理芯片40b的外部经由控制端子CNTb接收控制信号CNTb内的时钟。然后，缓冲部BUF20将接收到的时钟(控制信号CNTb内的时钟)作为时钟CLK12而输出至开关部SW。

[0097] 开关部SW从缓冲部BUF20接收时钟CLK12，并且从信号处理芯片40a经由时钟端子CLK10接收时钟CLK10(控制信号CNTa内的时钟)。然后，开关部SW例如根据控制信号CNTb将时钟CLK10、CLK20中的某一个输出至缓冲部BUF22。例如，当要使信号处理芯片40a、40b彼此同步地动作时，开关部SW将时钟CLK10输出至缓冲部BUF22。另外，例如，当要使信号处理芯片40b独立动作时，开关部SW将时钟CLK12输出至缓冲部BUF22。

[0098] 缓冲部BUF22将从开关部SW接收到的时钟作为时钟CLK30而输出至系统控制器SYSCNT等。由此，时钟CLK30作为信号处理芯片40b的内部时钟而被供给至信号处理芯片40b内的各部分。而且，缓冲部BUF22将时钟CLK30经由时钟端子CLK30输出至信号处理芯片40b的外部。

[0099] 在此，被输出至信号处理芯片40a、40b的外部的时钟CLK20、CLK30用于调整延迟电路DLC的延迟量。即，时钟CLK20、CLK30用于调整延迟控制信号CNTDL所表示的延迟量。例如，延迟控制信号CNTDL所表示的延迟量通过安装有拍摄装置10的数码相机等的CPU的运算而被调整成使时钟CLK20和时钟CLK30的相位差处于规定误差范围内。此外，延迟控制信号CNTDL所表示的延迟量也可以由使用者通过手动来设定。像这样，在本实施方式中，由于时钟CLK20和时钟CLK30的相位差被调整成处于规定误差范围内，所以能够使信号处理芯片40a的动作定时与信号处理芯片40b的动作定时高精度地一致。

[0100] 控制部43b的结构与控制部43a相同。另外，控制部43b的动作除与从同步时钟生成部SCG20输出的时钟CLK30同步地动作以外，与控制部43a的动作相同。例如，控制部43b的系统控制器SYSCNT与时钟CLK30同步地将输出控制信号CNTOUTb输出至图4所示的数据总线电路46。控制部43b的A/D转换控制电路ADCCNT与时钟CLK30同步地将A/D转换控制信号CNTADCb输出至图4所示的A/D转换部44。此外，驱动控制信号CNTP例如从控制部43a、43b中的一方的定时发生器TG3被输出。

[0101] 此外，信号处理芯片40a、40b的结构不限定于本例。例如，也可以将同步时钟生成部SCG10、SCG20分别设置在信号处理芯片40a、40b的系统控制器SYSCNT内，也可以分别设置在信号处理芯片40a、40b的定时发生器TG3内。或者，还可以将同步时钟生成部SCG10、SCG20分别设置在信号处理芯片40a、40b的A/D转换控制电路ADCCNT内。另外，也可以将同步时钟生成部SCG10设置在信号处理芯片40b上，将同步时钟生成部SCG20设置在信号处理芯片40a上。而且，还可以将同步时钟生成部SCG10、SCG20分别设置在图5所示的信号处理芯片40a、40b上。

[0102] 以上，在本实施方式中，也能够得到与图1-图4所说明的实施方式相同的效果。而且，在本实施方式中，由于时钟CLK20和时钟CLK30的相位差能够被调整成处于规定误差范围内，所以能够使传感芯片30及多个信号处理芯片40a、40b的动作定时彼此高精度地一致。

[0103] 图7示出了其他实施方式中的拍摄装置10的信号处理芯片40a、40b的一例。对与上述实施方式所说明的要素相同的要素标注相同的附图标记，并省略其详细说明。本实施方式的拍摄装置10的信号处理芯片40a的结构与图6所说明的实施方式不同。其他结构与图6所说明的实施方式相同。此外，在图7中，省略了图3所示的A/D转换部44、数据总线电路46、差动输出电路48及偏置电路50等的记载。

[0104] 关于本实施方式的信号处理芯片40a，取代图6所示的同步时钟生成部SCG10而设有同步时钟生成部SCG12。而且，在本实施方式中，将时钟端子CLK30附加在图6所示的信号处理芯片40a上，并将时钟端子CLK20及延迟控制端子CNTDL从图6所示的信号处理芯片40a中去除。本实施方式的信号处理芯片40a的其他结构与图6所说明的实施方式相同。此外，信号处理芯片40a的时钟端子CLK30例如通过形成在图1所示的玻璃基板20上的布线图案等而与信号处理芯片40b的时钟端子CLK30连接。

[0105] 同步时钟生成部SCG12具有缓冲部BUF10、延迟电路DLC、缓冲部BUF12、相位比较器PHC、积分电路INTC及衰减器ATT。即，同步时钟生成部SCG12对同步时钟生成部SCG10附加有相位比较器PHC、积分电路INTC及衰减器ATT。缓冲部BUF10、延迟电路DLC及缓冲部BUF12的动作与图6所说明的同步时钟生成部SCG10的缓冲部BUF10、延迟电路DLC及缓冲部BUF12的动作相同。

[0106] 相位比较器PHC从缓冲部BUF12接收时钟CLK20(信号处理芯片40a的内部时钟)，并且从信号处理芯片40b经由时钟端子CLK30接收时钟CLK30(信号处理芯片40b的内部时钟)。然后，相位比较器PHC将时钟CLK20的相位和时钟CLK30的相位相互比较，由此，检测出时钟CLK20和时钟CLK30的相位差。例如，相位比较器PHC将检测出的相位差输出至积分电路INTC。

[0107] 积分电路INTC对表示从相位比较器PHC接收到的相位差的信 号进行积分，由此，计算出时钟CLK20和时钟CLK30的相位差的平均值。然后，积分电路INTC将表示时钟CLK20和时钟CLK30的相位差的平均值的信号输出至衰减器ATT。

[0108] 衰减器ATT根据从积分电路INTC接收到的信号(表示时钟CLK20和时钟CLK30的相位差的平均值的信号)生成延迟控制信号CNTDL。然后，衰减器ATT将生成的延迟控制信号CNTDL输出至延迟电路DLC。像这样，积分电路INTC及衰减器ATT作为根据由相位比较器PHC检测出的相位差生成延迟控制信号CNTDL的延迟控制部而发挥功能。

[0109] 例如，当延迟电路DLC的初始延迟量被设定成“0”时，衰减器ATT将与时钟CLK20和时钟CLK30的相位差的平均值的一半相当的延迟量设定成延迟控制信号CNTDL所表示的延迟量。由此，延迟电路DLC的延迟量被设定成往复于信号处理芯片40a、40b之间的时钟CLK10的延迟量的一半的延迟量。

[0110] 即，通过延迟控制信号CNTDL而设定的延迟电路DLC的延迟量被调整成时钟CLK10被从信号处理芯片40a传递到信号处理芯片40b为止的延迟量(以下，也称作信号处理芯片40a、40b之间的延迟量)。由此，时钟CLK20相对于从缓冲部BUF10输出的时钟CLK10的延迟量与时钟CLK30相对于从缓冲部BUF10输出的时钟CLK10的延迟量相同。其结果为，在本实施方式中，能够使信号处理芯片40a的动作定时与信号处理芯片40b的动作定时高精度地自动地一致。

[0111] 此外，例如，在相位比较器PHC检测到相位差时，在对延迟电路DLC既已设定延迟量的情况下，信号处理芯片40a、40b之间的延迟量通过以下运算来计算出。例如，信号处理芯片40a、40b之间的延迟量通过将与时钟CLK20和时钟CLK30的相位差的平均值的一半相当的延迟量、和已对延迟电路DLC设定的延迟量的一半的延迟量相加而计算出。该运算可以在衰减器ATT内实施，也可以在延迟电路DLC内实施。

[0112] 在此，例如，在延迟电路DLC的延迟量被设定成信号处理芯片40a、40b之间的延迟量后，可以停止相位比较器PHC、积分电路INTC及衰减器ATT的动作。该情况下，能够削减信号处理芯片40a的功耗。此外，例如，当信号处理芯片40a独立动作时，延迟电路DLC以预先设定的延迟量进行动作。在该情况下，也可以停止相位比较器PHC、积分电路INTC及衰减器ATT的动作。

[0113] 此外，信号处理芯片40a、40b的结构不限定于本例。例如，同步时钟生成部SCG12、SCG20也可以分别设置在信号处理芯片40a、40b的系统控制器SYSCNT内，也可以分别设置在信号处理芯片40a、40b的定时发生器TG3内。或者，同步时钟生成部SCG12、SCG20还可以分别设置在信号处理芯片40a、40b的A/D转换控制电路ADCCNT内。另外，也可以将同步时钟生成部SCG12设置在信号处理芯片40b上，将同步时钟生成部SCG20设置在信号处理芯片40a上。而且，还可以将同步时钟生成部SCG12、SCG20分别设置在图5所示的信号处理芯片40a、40b上。

[0114] 以上，在本实施方式中，也能够得到与图1-图4所说明的实施方式相同的效果。而且，在本实施方式中，由于时钟CLK20的相位和时钟CLK30的相位能够被自动调整成彼此相同，所以能够使传感芯片30及多个信号处理芯片40a、40b的动作定时彼此高精度地一致。

[0115] 图8示出了使用了上述实施方式的拍摄装置10的数码相机100的概要。数码相机100例如具有：拍摄装置10、拍摄透镜110、CPU120、缓冲部130、图像处理部140、存储介质
150、监控器160及操作部170。拍摄装置10、CPU120、缓冲部130、图像处理部140、存储介质
150及监控器160例如与总线BUS连接。

[0116] 拍摄透镜110将拍摄对象的像成像在拍摄装置10的受光面上。CPU120例如是微处理器，根据未图示的程序来控制拍摄装置10的动作及拍摄透镜110等的动作。例如，CPU120实施自动对焦控制、光圈控制、对拍摄装置10的曝光控制及图像数据的记录等。

[0117] 缓冲部130例如是由DRAM(Dynamic RAM)、SRAM(Static RAM)等形成的内置存储器，临时存储通过拍摄装置10而拍摄到的 图像的图像数据等。图像处理部140例如对存储在缓冲部130中的图像数据实施颜色插补处理、白平衡处理、轮廓补偿处理、伽马处理、降低噪声处理等图像处理。

[0118] 存储介质150存储拍摄到的图像的图像数据等。监控器160例如是液晶显示器，显示拍摄到的图像、存储在存储介质150中的图像及菜单画面等。操作部170具有释放按钮及其他各种开关，由使用者进行操作来使数码相机100动作。

[0119] 此外，在上述实施方式中，说明了按列设有A/D转换器ADC的例子。本发明不限于所述实施方式。例如，A/D转换器ADC也可以按每一列设置两个。该情况下，能够实现A/D转换器ADC的交错(interleave)动作，例如，能够缩短将两行量的像素PX的模拟信号转换成数字信号的时间。或者，能够使每个A/D转换器ADC的转换动作低速进行。在该情况下，也能够得到与上述实施方式相同的效果。

[0120] 在上述实施方式中，说明了信号处理芯片40a接收像素阵列32的奇数列的像素PX的信号的例子。本发明不限定于所述实施方式。例如，信号处理芯片40a也可以接收像素阵列32的偶数列的像素PX的信号。该情况下，例如，信号处理芯片40b接收像素阵列32的奇数列的像素PX的信号。或者，例如，在像素阵列32的像素PX为拜耳排列的情况下，也可以使信号处理芯片40a接收与绿色的入射光对应的像素PX的信号，使信号处理芯片40b接收与红色的入射光对应的像素PX的信号及与蓝色的入射光对应的像素PX的信号。该情况下，例如，按行对纵列放大器AP的输入侧的连接目标进行切换的开关等设置在放大器阵列36上。在该情况下，也能够得到与上述实施方式相同的效果。

[0121] 在上述实施方式中，说明了将基于控制信号CNT内的时钟的时钟使用成同步用的时钟的例子。本发明不限定于所述实施方式。例如，在信号处理芯片40具有振荡器的结构中，通过同步控制信号SYNS而传输的同步用的时钟也可以是基于信号处理芯片40a的振荡器的时钟的时钟。该情况下，控制部42a、42b与基于信号处理芯片40a的 振荡器的时钟的时钟同步地动作。同样地，通过图5所示的A/D转换控制信号CNTADC2而传输的同步用的时钟也可以是基于信号处理芯片40a的振荡器的时钟的时钟。另外，图6及图7所示的时钟CLK1也可以是基于信号处理芯片40a的振荡器的时钟的时钟。在该情况下，也能够得到与上述实施方式相同的效果。

[0122] 在上述图1-图4所说明的实施方式中，说明了主模式及从模式的设定按控制部42来实施的例子。本发明不限定于所述实施方式。例如，主模式及从模式的设定也可以按控制部42的定时发生器TG、系统控制器SYSCNT及A/D转换控制电路ADCCNT来实施。在该情况下，也能够得到与上述图1-图4所说明的实施方式相同的效果。

[0123] 在上述图1-图4所说明的实施方式中，说明了被设定成从模式的控制部42b的定时发生器TG根据从控制部42a的定时发生器TG接收到的驱动控制信号CNTP来生成定时控制信号的例子。本发明不限定于所述实施方式。例如，被设定成从模式的控制部42b的定时发生器TG也可以通过与被设定成主模式时的处理相同的处理来生成定时控制信号。该情况下，被设定成从模式的控制部42b可以不从控制部42a接收驱动控制信号CNTP。在该情况下，控制部42b的系统控制器SYSCNT及A/D转换控制电路ADCCNT也与控制信号CNTa内的时钟同步地动作。因此，在该情况下，也能够得到与上述图1-图4所说明的实施方式相同的效果。

[0124] 在上述图1-图4所说明的实施方式中，说明了同步控制信号SYNS在信号处理芯片40a、40b的定时发生器TG之间传输的例子。本发明不限定于所述实施方式。例如，同步控制信号SYNS也可以在信号处理芯片40a、40b的系统控制器SYSCNT之间传输，也可以在信号处理芯片40a、40b的A/D转换控制电路ADCCNT之间传输。在该情况下，也能够得到与上述图1-图4所说明的实施方式相同的效果。

[0125] 在上述图5所说明的实施方式中，说明了同步用的时钟通过A/D转换控制信号CNTADC2而传输的例子。本发明不限定于所述实施方式。例如，同步用的时钟也可以通过图4所示的同步控制信号SYNS 而在简易定时发生器STG与定时发生器TG2之间传输，也可以在系统控制器SYSCNT2与系统控制器SYSCNT3之间传输。在该情况下，也能够得到与上述图5所说明的实施方式相同的效果。

[0126] 以上，详细说明了本发明，但上述实施方式及其变形例仅是发明的一例，本发明不限定于此。显然在不脱离本发明的范围内能够进行变形。

[0127] 工业实用性

[0128] 本发明能够利用于拍摄装置。