半导体装置

摘要

本发明涉及半导体装置。实现确保期望的击穿电压，且流过较大的放电电流的ESD保护特性良好的ESD保护元件。由PN结二极管（35）与寄生PNP双极晶体管（38）构成ESD保护元件，所述PN结二极管由适当的杂质浓度的N+型嵌入层（2）与P+型嵌入层（3）形成，所述寄生PNP双极晶体管以连接到P+型扩散层（6）的P+型引出层（5a）作为发射极，以N-型外延层（4）作为基极，以P型半导体衬底（1）作为集电极。P+型嵌入层连接到阳极（10），P+型扩散层、以及与其连接并包围的N+型扩散层（7）连接到阴极（9）。若对阴极施加较大的正静电，则PN结二极管被击穿，通过此时的放电电流I1，N-型外延层的电位比P+型引出层低，寄生PNP双极晶体管（38）导通，流过较大的放电电流I2。

权利要求

1.一种半导体装置，其特征在于，具有：

第1导电型的半导体衬底；

第2导电型的外延层，堆积在所述半导体衬底上；

第2导电型的第1嵌入层，形成于所述半导体衬底与所述外延层之间，且具有包围由所述半导体衬底与所述外延层构成的PN结的开口；

第1导电型的第2嵌入层，与所述第1嵌入层的周边区域连接，且从所述半导体衬底内向所述外延层内延伸；

第1导电型的第1引出层，从所述外延层的表面向所述外延层内延伸，且与所述第2嵌入层成为一体；

第1导电型的第2引出层，从被所述第2嵌入层与所述第1引出层包围的所述外延层的表面向所述外延层内延伸；

第1导电型的第1扩散层，形成于包含所述第2引出层在内的所述外延层的表面；

第2导电型的第2扩散层，其被形成为与所述第1扩散层连接，且包围该第1扩散层；

阴极，连接到所述第1扩散层以及所述第2扩散层；以及阳极，与所述第1引出层连接，

且所述半导体装置具有ESD保护元件，所述ESD保护元件由PN结二极管与寄生双极晶体管构成，所述PN结二极管由所述第1嵌入层与所述第2嵌入层形成，所述寄生双极晶体管由所述第2引出层和所述外延层以及所述半导体衬底或者所述第2嵌入层形成，在所述PN结二极管中，所述第1嵌入层的杂质浓度至少在与所述第2嵌入层邻接的区域比所述外延层的杂质浓度高，且比所述第2嵌入层的杂质浓度低。

2.一种半导体装置，其特征在于，具有：

第1导电型的半导体衬底；

第2导电型的外延层，堆积在所述半导体衬底上；

第2导电型的第1嵌入层，形成于所述半导体衬底与所述外延层之间，且具有包围由所述半导体衬底与所述外延层构成的PN结的开口；

第1导电型的第2嵌入层，与所述第1嵌入层的周边区域连接，且从所述半导体衬底内向所述外延层内延伸；

第1导电型的第1引出层，从所述外延层的表面向所述外延层内延伸，且与所述第2嵌入层成为一体；

第2导电型的第1扩散层，形成于被所述第2嵌入层与所述第1引出层包围的所述外延层的表面；

第1导电型的第2引出层，与所述第1扩散层连接且包围该第1扩散层，而且从所述外延层的表面向所述外延层内延伸；

阴极，连接到所述第1扩散层以及所述第2引出层；以及阳极，与所述第1引出层连接，

且所述半导体装置具有ESD保护元件，所述ESD保护元件由PN结二极管以及寄生双极晶体管构成，所述PN结二极管由所述第1嵌入层与所述第2嵌入层形成，所述寄生双极晶体管由所述第2引出层与所述外延层以及所述半导体衬底或所述第2嵌入层形成，在所述PN结二极管中，所述第1嵌入层的杂质浓度至少在与所述第2嵌入层邻接的区域比所述外延层的杂质浓度高，且比所述第2嵌入层的杂质浓度低。

3.如权利要求1或2所述的半导体装置，其特征在于，在所述寄生双极晶体管中，所述第2引出层被构成为发射极，所述外延层被构成为基极，所述半导体衬底或所述第2嵌入层被构成为集电极。

4.如权利要求1所述的半导体装置，其特征在于，所述阴极连接到电源线，所述阳极连接到接地线。

5.如权利要求1所述的半导体装置，其特征在于，所述第1嵌入层的杂质浓度在决定所述PN结二极管的耐压的所述第2嵌入层附近以外的区域，比该嵌入层附近浓度高。

6.如权利要求1所述的半导体装置，其特征在于，并列格子状地形成了多个所述ESD保护元件。

说明书

半导体装置

技术领域

[0001] 本发明涉及半导体装置，特别涉及由ESD保护特性良好的ESD保护元件构成的半导体装置。

背景技术

[0002] 以往，提出了作为ESD对策而组装了半导体装置的保护电路的各种半导体装置。例如，典型地，如图6所示，在输入输出端子50和电源线51之间连接PN结二极管52，在输入输出端子50和接地线53之间连接PN结二极管54，在电源线51和接地线53之间连接PN结二极管55，从而进行内部电路56的保护。另外，ESD是静电释放的简称，表示静电的放电。

[0003] 但是，随着高速化的要求等而进行构成元件的细微化，半导体装置的耐静电破坏性变差，必须采用更适当的ESD保护元件。在以下的专利文献1中公开了以下的内容及其问题点以及解决方法：在内置了作为高耐压元件的MOS型晶体管和作为低耐压元件的NPN双极晶体管的BiCMOS型集成电路中，以低耐压NPN晶体管作为ESD保护元件。

[0004] 此外，在专利文献2中公开了如下的内容：将在电源线和接地线之间代替PN结二极管而以基极/发射极之间采用电阻而连接的NPN双极晶体管作为ESD保护元件来使用。在专利文献3中公开了如下的内容：将以MOS型晶体管作为ESD保护元件的情况下，降低其骤回电压，改善ESD保护特性

[0005] 另外，对于骤回电压将在后面叙述，是在较大的静电浪涌施加到输入输出端子等时，开始使该静电流至接地线的触发电压。若保护元件的骤回电压低于被保护元件的骤回电压，则通过保护元件使静电流至接地线，因此被保护元件免受静电影响。

[0006] 现有技术文献

[0007] 【专利文献1】（日本）特开2006-128293号公报

[0008] 【专利文献2】（日本）特开平05-90481号公报

[0009] 【专利文献3】（日本）特开平06-177328号公报

[0010] 如图7所示，在专利文献2中，公开了在与图6一样构成的结构中，在成为电源线51的最高电位端子和成为接地线53的最低电位端子之间施加静电时的新的ESD保护元件
59。以往，以N型外延层作为阴极、以P型半导体衬底作为阳极的以虚线表示的寄生PN结二极管55a成为在两端之间施加的静电的放电路径，保护了内部电路56。图6的PN结二极管55被寄生PN结二极管55a代替。

[0011] 但是，由于细微化的进展等引起的静电的放电路径的阻抗的增加等，该寄生PN结二极管55a无法有效动作，经由内部电路56的其中一个结而产生静电的放电路径，产生内部电路56的结部被破坏的情况。因此，公开了以下的内容：利用与该寄生PN结二极管55a并列地连接了基极/发射极之间被电阻58分流的NPN双极晶体管57的新的ESD保护元件59应对静电。

[0012] 在静电引起的正电压从电源线51施加到与该电源线51连接的NPN双极晶体管57的集电极，从接地线53对与该接地线53连接的发射极施加负的电压的情况下，在该NPN双极晶体管57的基极/发射极之间连接了电阻58的状态下的集电极/发射极之间达到了击穿电压BVCER以上的电压的时刻，该NPN双极晶体管57被击穿。

[0013] 相反，在施加了以电源线51为负，以接地线53为正的静电的情况下，经由所述电阻58，基极/集电极之间的结是正方向，因此被钳制。

[0014] 从而，在电源线51与接地线53之间，与以往的寄生地存在的ESD保护PN结二极管55a并列地，通过由具有更低的击穿电压的NPN双极晶体管57和所述电阻58构成的新的ESD保护元件59，不受静电影响。静电的放电路径一部分在半导体衬底内，一部分成为半导体衬底的表面。

[0015] 但是，在用于追求更低电压动作的移动设备等的半导体装置中，当施加了静电时，需要以更低电压击穿的、而且静电放电路径根据放热的关系而尽量形成于半导体衬底的内部的新的ESD保护元件。

发明内容

[0016] 本发明的半导体装置、其特征在于，具有：第1导电型的半导体衬底；第2导电型的外延层，堆积在所述半导体衬底上；第2导电型的第1嵌入层，形成于所述半导体衬底与所述外延层之间，且具有包围由所述半导体衬底与所述外延层构成的PN结的开口；第1导电型的第2嵌入层，与所述第1嵌入层的周边区域连接，且从所述半导体衬底内向所述外延层内延伸；第1导电型的第1引出层，从所述外延层的表面向所述外延层内延伸，且与所述第2嵌入层成为一体；第1导电型的第2引出层，从被所述第2嵌入层与所述第1引出层包围的所述外延层的表面向所述外延层内延伸；第1导电型的第1扩散层形成于包含所述第2引出层在内的所述外延层的表面；第2导电型的第2扩散层，其被形成为与所述第1扩散层连接，且包围该第1扩散层；阴极，连接到所述第1扩散层以及所述第2扩散层；以及阳极，与所述第1引出层连接，且所述半导体装置具有ESD保护元件，所述ESD保护元件由PN结二极管与寄生双极晶体管构成，所述PN结二极管由所述第1嵌入层与所述第2嵌入层形成，所述寄生双极晶体管由所述第2引出层和所述外延层以及所述半导体衬底或者所述第
2嵌入层形成。

[0017] 此外，本发明的半导体装置，其特征在于，具有：第1导电型的半导体衬底；第2导电型的外延层，堆积在所述半导体衬底上；第2导电型的第1嵌入层，形成于所述半导体衬底与所述外延层之间，且具有包围由所述半导体衬底与所述外延层构成的PN结的开口；第1导电型的第2嵌入层，与所述第1嵌入层的周边区域连接，且从所述半导体衬底内向所述外延层内延伸；第1导电型的第1引出层，从所述外延层的表面向所述外延层内延伸，且与所述第2嵌入层成为一体；第2导电型的第1扩散层，形成于被所述第2嵌入层与所述第1引出层包围的所述外延层的表面；第1导电型的第2引出层，与所述第1扩散层连接且包围该第1扩散层，而且从所述外延层的表面向所述外延层内延伸；阴极，连接到所述第1扩散层以及所述第2引出层；以及阳极，与所述第1引出层连接，且所述半导体装置具有ESD保护元件，所述ESD保护元件由PN结二极管以及寄生双极晶体管构成，所述PN结二极管由所述第1嵌入层与所述第2嵌入层形成，所述寄生双极晶体管由所述第2引出层与所述外延层以及所述半导体衬底或所述第2嵌入层形成。

[0018] 根据本发明的半导体装置，具有能够实现在期望的耐压击穿，且能够流过较大的放电电流的ESD保护特性良好的ESD保护元件的半导体装置。

附图说明

[0019] 图1（A）~（B）是示意性地表示本发明的实施方式中的ESD保护元件的平面图及其制造方法以及静电的放电路径的截面图。

[0020] 图2（A）~（B）是表示利用了本发明的实施方式中的ESD保护元件的ESD保护电路的电路图以及对ESD保护元件施加的静电电压与放电电流的关系的图。

[0021] 图3（A）~（C）是表示本发明的实施方式中的ESD保护元件的制造方法的截面图。

[0022] 图4（A）~（B）是表示本发明的实施方式中的ESD保护元件的制造方法的截面图。

[0023] 图5（A）~（B）是示意性地表示本发明的实施方式的变形例中的ESD保护元件的平面图以其制造方法以及静电的放电路径的截面图。

[0024] 图6是以往的作为ESD保护元件而利用了一般的PN结二极管的ESD保护电路的电路图。

[0025] 图7是对以往的ESD保护元件即一般的PN结二极管进一步采用了由NPN双极晶体管和电阻构成的新的ESD保护元件的ESD保护电路的电路图。

[0026] 标号说明

[0027] 1 P型半导体衬底、2 N+型嵌入层、2a N+型埋沉淀层、3 P+型嵌入层、3a P+型埋沉淀层、4 N-型外延层、5，5a，6a P+型引出层、6 P+型扩散层、7N+型扩散层、8 绝缘膜、9 阴极、10 阳极、20 绝缘膜、20a，22a 开口、21 锑（Sb）涂料涂布膜、22 硅氧化膜、23 绝缘膜、30 输入输出端子、31 电源线、32，34 PN结二极管、33 接地线、35 PN结二极管、36 内部电路、37ESD保护元件、38，41 寄生PNP双极晶体管、39，40，42 电阻、50 输入输出端子、51 电源线、52，54，55 PN结二极管、53 接地线、55a 寄生PN结二极管、56 内部电路、57 NPN双极晶体管、58 电阻、59 ESD保护元件

具体实施方式

[0028] 以下基于图1、图2来说明在本实施方式的半导体装置中使用的ESD保护元件37的特征。图1（A）是本实施方式的ESD保护元件37的平面图。图1（B）是图1（A）的通过A-A线的截面图，又是表示静电的放电路径的示意图。另外，在图1（A）中，省略了图1（B）所示的阴极9以及阳极电极10的记载。

[0029] 图2（A）是将本实施方式的ESD保护元件37连接到电源线31与接地线33之间的ESD保护电路的电路图。在电源线31与接地线33之间连接内部电路36。从内部电路36引出输入输出端子30，作为ESD保护元件而在输入输出端子30与电源线31之间连接PN结二极管32、在输入输出端子30与接地线33之间连接PN结二极管34。另外，对于PN结二极管32、34，也可以与ESD保护元件37的结构进行置换。

[0030] 如图2（A）所示，ESD保护元件37由PN结二极管35、电阻39、寄生PNP双极晶体管38、电阻42、以及寄生PNP双极晶体管41构成。在图2（A）中，由虚线表示的寄生PNP双极晶体管38、41等应画出两个的部分省略示出为一个。

[0031] 此外，如图1（B）所示，PN结二极管35由N+型嵌入层2与P+型嵌入层3构成。电阻39、42由N-型外延层4的电阻构成。寄生PNP双极晶体管38、41分别以连接到P+型扩散层6的P+型引出层5a为发射极、以N-型外延层4为基极、以P型半导体衬底1、P+型嵌入层3等为集电极而构成。

[0032] 基于图1（A）、图1（B），进一步详细说明ESD保护元件37的结构，此后，说明对该ESD保护元件37施加了静电时流过的静电的放电路径。如图1（B）所示，由在P型半导体衬底1和N-型外延层4之间形成的N+型嵌入层2与P+型嵌入层3构成PN结二极管35，所述N+型嵌入层2具有围绕由P型半导体衬底1与N-型外延层4构成的PN结的开口，所述P+型嵌入层3围绕该N+型嵌入层2。

[0033] 设定至少接近该PN结部的区域的N+型嵌入层2的杂质浓度比N-型外延层4高，但比通常的成为NPN双极晶体管的集电极层的高浓度的N＋型嵌入层、以及本实施方式的P+型嵌入层3低。这是为了将由N+型嵌入层2与P+型嵌入层3构成的PN结二极管35的耐压设为期望的值。

[0034] P+型嵌入层3和P+型引出层5贯通N-型外延层4而成为一体，与连接到接地线33的阳极10连接。此外，如上所述，在图1（B）的中心区域，P型半导体衬底1和N-型外延层4不经由N+型嵌入层2而直接连接。

[0035] 从图1（B）的P+型嵌入层3和P+型引出层5包围的N-型外延层4的表面起，形成P+型扩散层6、以及与该P+型扩散层6邻接的N+型扩散层7。

[0036] 如图1（A）所示，在被P+型引出层5等包围的N-型外延层4形成P+型扩散层6，并以与该P＋型扩散层6邻接且包围其的结构而形成N+型扩散层7。此外，如图1（B）所示，N+型扩散层7从N-型外延层4的表面向内部以与P+型扩散层6相同程度的深度而形成。P+型扩散层6的下方形成P+型引出层5a，其与该P+型扩散层6成为一体，且向N-型外延层4的内部的没有形成N+型嵌入层2的区域延伸。

[0037] 形成经由在包含N+型扩散层7的P型半导体衬底1的表面形成的由硅氧化膜等构成的绝缘膜8的开口连接到P+型引出层5的阳极10、以及连接到N+型扩散层7与P+型扩散层6的阴极9。阴极9连接到电源线31。

[0038] 以下基于图1（B）、图2（A）、图2（B）来说明对本实施方式的ESD保护元件37施加了静电时的放电电流及其放电路径。

[0039] 在对图2（A）所示的电源端子VDD施加了正静电引起的浪涌电压时，如图1（B）所示，从连接到电源端子VDD的电源线31经由阴极9、N+型扩散层7、N-型外延层4，对N+型嵌入层2施加该正静电引起的浪涌电压。另一方面，连接到接地线33的阳极10、连接到阳极10的P+型引出层5、以及P+型嵌入层3成为接地电位。

[0040] 从而，在正静电引起的浪涌电压是由N+型嵌入层2与P+型嵌入层3构成的PN结二极管35的耐压以上的大小时，PN结二极管35被击穿。这是因为将N+型嵌入层2的杂质浓度设定为比N-型外延层4的杂质浓度高，且比邻接的P+型嵌入层3的杂质浓度低的值，以便PN结二极管35的耐压比构成内部电路的设备的耐压小。

[0041] 其结果，如图1（B）所示，从N+型扩散层7经由具有电阻分量的N-型外延层4、N+型嵌入层2、P+型嵌入层3、P+型引出层5对阳极10流过放电电流I1。通过图2（B）说明，则PN结二极管35被电压a击穿，放电电流I1至电压b的位置为止以与N-型外延层4的电阻等对应的陡度流过。

[0042] 若放电电流I1流过成为电阻39、42的N-型外延层4，则能够对N-型外延层4进行电位陡率，N-型外延层4的电位比经由阴极9与P+型扩散层6连接的高电位的P+型引出层5a的电位低。

[0043] 从而，以与P+型扩散层6连接的P+型引出层5a为发射极、以N-型外延层4为基极、以P型半导体衬底1为集电极的寄生PNP双极晶体管38以及以P+型嵌入层3等为集电极的寄生PNP双极晶体管41成为导通状态。

[0044] P+型引出层5a与其附近的N-型外延层4之间的电位差在P+型引出层5a的前端区域成为最大，在该区域成为基极宽度的N-型外延层的宽度也成为最小。从而，在以P+型引出层5a的前端区域为发射极的寄生PNP双极晶体管38、41流过较大的导通电流，但在以比P+型引出层5a的前端区域薄的区域的P+型引出层5a为发射极的寄生PNP双极晶体管38、41，只要与其附近的N-型外延层4之间的电位差是规定的电位差以上，则也成为导通状态，因此能够增大导通电流。

[0045] 被P+型引出层5a与P型半导体衬底1或者P+型嵌入层3等夹持的N-型外延层4的宽度成为寄生PNP双极晶体管38、41的基极宽度，因此在耐压许可的情况下P+型引出层5a延伸至N-型外延层4内的较深位置为好。这是因为由于基极宽度变窄且电流放大率变大，因此能够增大导通电流

[0046] 如图1（B）所示，在成为导通状态的寄生PNP双极晶体管38、41，从成为其发射极的P+型引出层5a向成为集电极的P型半导体衬底1、P+型嵌入层3等流过较大的放电电流I2、I4。在N-型外延层4内的较深区域，向P+型嵌入层3等流过放电电流I4，向半导体装置的底面侧的P型半导体衬底1流过放电电流I2，因此放热效果较高，能够增大放电电流I2、I4。

[0047] 从而，通过流过寄生PNP双极晶体管38、41的较大的放电电流I2、I4，从电源线31进入阴极9的正静电从P+型扩散层6经由P+型引出し层5a、N-型外延层4、P型半导体衬底1或者P+型嵌入层3等迅速地流向接地线33。其结果，内部电路36迅速地不受静电的影响。

[0048] 如在图2（B）中所示，在流过放电电流I1而阴极9的电压达到了电压b的时刻，即P+型引出层5a与N-型外延层4的电位差达到了规定的值的时刻，寄生PNP双极晶体管38、41成为导通状态。

[0049] 在该时刻发生骤回现象，此后，在寄生PNP双极晶体管38、41的集电极/发射极之间电压VCE降低至电压c之后，放电电流I2、I4以与寄生PNP双极晶体管38、41的集电极电阻等对应的陡度增大。电压c相当于在寄生双极晶体管38等的发射极与基极之间被电阻R分流时的耐压即BVCER。

[0050] 电压c的大小有时在寄生PNP双极晶体管38和41中不同，有时相同。该异同由构成寄生PNP双极晶体管38的基极宽度的P+型引出层5a与P型半导体衬底1之间的N-型外延层4的宽度、以及构成寄生PNP双极晶体管41的基极宽度的P+型引出层5a与P+型嵌入层3等之间的N-型外延层4的宽度的大小来决定。

[0051] 寄生PNP双极晶体管38与41的基极宽度的不同关系到两个晶体管38、41的电流放大率的差异，因此也大幅影响放电电流I2、I4对整体的放电电流的贡献率。若电压c的大小在两个晶体管38、41中不同，则图2（B）的骤回后上升的放电电流也从不同的电压上升。

[0052] 根据图2（A）所示，在ESD保护元件37中，首先，通过从电源线31经由阴极9、电阻39、42对PN结二极管35施加的正静电引起的浪涌电压，PN结二极管35被击穿，在电源线31与接地线33之间流过放电电流I1。

[0053] 其结果，在电阻39、42产生电压降，寄生PNP双极晶体管38、41的基极电位比发射极电位低，因此寄生PNP双极晶体管38、41导通，能够从电源线31向接地线33释放较大的放电电流I2、I4。如上所述，初次流过I2与I4的骤回后的电压的大小依赖于各自的基极宽度。基极宽度还关系到放电电流I2、I4的大小。

[0054] 如上所述，本实施方式的ESD保护元件37通过由以规定的杂质浓度组成的N+型嵌入层2与P+型嵌入层3构成PN结二极管35，从而实现期望的耐压，通过其击穿引起的放电电流I1使寄生PNP双极晶体管38、41导通，能够流过较大的放电电流I2、I4。

[0055] 放电电流I2向成为半导体装置的底面的P型半导体衬底1流过，放电电流I4在N-型外延层4的较深区域向P+型嵌入层3等流过，因此放热效果增大，能够流过更大的放电电流I2、I4。从而，本实施方式的ESD保护元件37具有能够迅速地使内部电路36不受静电影响的特征。

[0056] 以下，基于图1（B）、图3、图4简单说明本实施方式的ESD保护元件的制造方法。基本上与双极集成电路的制造方法相同。

[0057] 首先，如图3（A）所示，准备P型半导体衬底1，在其表面形成由硅热氧化膜等构成的绝缘膜20。接着，通过规定的光蚀刻在绝缘膜20上形成成为规定的宽度且包围P型半导体衬底1的开口20a，并通过与通常的双极工序的N+型嵌入层的形成条件相同的条件，形成用于覆盖包括该开口20a的P型半导体衬底1上的锑（Sb）涂料涂布膜21。

[0058] 此后，通过进行热处理，从而在P型半导体衬底1内形成N+型埋沉淀层2a。也可以代替涂布膜21而离子注入锑（Sb），从而形成N+型埋沉淀层2a。

[0059] 接着，如图3（B）所示，在去除了涂布膜21之后，以1100℃左后的温度进行热处理，使N+型埋沉淀层2a扩散至P型半导体衬底1内的横方向以及下侧更深的区域，形成N+型嵌入层2。此时，在包括N+型嵌入层2的P半导体衬底1上形成硅氧化膜22。

[0060] 接着，如图3（C）所示，在硅氧化膜22上通过规定的光蚀刻形成开口22a，并以硅氧化膜22等作为掩膜对在开口22a内露出的P型半导体衬底1等离子注入硼（B）等，从而形成P+型埋沉淀层3a。

[0061] 接着，如图4（A）所示，在去除了硅氧化膜22之后对包括N+嵌入层2等的P型半导体衬底1上通过规定的外延法堆积N-型外延层4。此后，以N-型外延层4的表面上形成的硅氧化膜等作为掩膜，在N-型外延层4的规定的位置离子注入硼（B）等，并进行规定的热处理，从而如图4（A）所示，形成贯通N-型外延层4并成为一体的P+型嵌入层3与P+型引出层5的连接体。

[0062] 此时，同时形成从被P+型引出层5夹持的N-型外延层4的表面，向N-型外延层4内的没有形成N+型嵌入层2的区域延伸的P+型引出层5a。P+型引出层5与P+型引出层5a延伸至N-型外延层4内的相同深度。P+型引出层5a也可以延伸至比P+型引出层5深的位置。

[0063] N+型嵌入层2通过上述的N-型外延层4的堆积、及其后的热处理，在该N-型外延层4内进行热扩散，从而向其上方以及横方向延伸。其中，由于N+型嵌入层2的杂质是锑（Sb）等的扩散系数小的元素，因此其扩散宽度较窄。

[0064] 因此，被N+型嵌入层2包围的区域是N-型外延层4与P型半导体衬底1直接连接的区域本身。在包括P+型引出层5在内的N-型外延层4上形成由硅氧化膜等构成的绝缘膜23。

[0065] 最晚在N-型外延4的堆积时或者此后的所述热处理时，在N-型外延层4内等向横方向扩散的P+型嵌入层3与从图3（A）的开口部20a在P型半导体衬底1内等向横方向扩散的N+型嵌入层2的杂质浓度低的前端区域互相接触，形成具有期望的耐压的PN结二极管35。

[0066] 即，在PN结二极管35中，通过适当地调整如图3（A）所示的开口部20a的前端部与图3（C）所示的开口部22a的前端部之间的距离，从而PN结部分近傍的N+型嵌入层2的杂质浓度成为适当的值。其结果，在对PN结二极管35施加了反向偏置时，耗尽层更多地向低杂质浓度的N+型嵌入层2侧延伸，确保期望的耐压。

[0067] 另外，也可以将N+型嵌入层2的杂质浓度设计为比通常的双极工序的N+型嵌入层低且比P+型嵌入层3的杂质浓度低，通过离子注入法等与P+型嵌入层3重叠地形成，从而，在该低杂质浓度的N+型嵌入层2与P+型嵌入层3之间构成PN结二极管35。PN结二极管35的期望的耐压能够通过将该区域的通过离子注入法等形成的低杂质浓度的N+型嵌入层2的杂质浓度设为规定的值而实现。

[0068] 此外，在与P+型嵌入层3分离的区域形成与通常的双极工序的N+型嵌入层的杂质浓度相等的高杂质浓度的N+型嵌入层，利用上述的低杂质浓度的N+型嵌入层2来连接高杂质浓度的N+型嵌入层与P+型嵌入层3之间的区域，通过低杂质浓度的N+型嵌入层2与P+型嵌入层3形成PN结二极管35。

[0069] 在本发明的实施方式中，在发生了开口20a与开口22a的掩膜偏移时，存在PN结二极管35的耐压偏移的顾虑。但是，通过离子注入等将N+型嵌入层2与P+型嵌入层3重叠而形成时，不会发生相当于掩膜偏移的现象，因此能够改善PN结二极管35的耐压的偏移。

[0070] 接着，如图4（B）所示，通过规定的方法将绝缘膜23、光刻胶膜作为掩膜，离子注入砷（As）等、硼（B）等，从而依次形成N+型扩散层7以及P+型扩散层6。本工序也与通常的双极晶体管的发射极层、基极接触层等的形成同时进行。在包括N+型扩散层7等在内的P型半导体衬底1上形成由硅氧化膜等构成的绝缘膜8。

[0071] 接着，如图1（B）所示，经由在绝缘膜8通过光蚀刻形成的开口，对通过喷射等堆积的由铝（Al）等构成的薄膜进行规定的光蚀刻，从而形成与P+型引出层5连接的阳极10、以及与N+型扩散层7和P+型扩散层6连接的阴极9。根据需要而形成多层布线构造，最后形成钝化膜，从而完成具有ESD保护元件37的半导体装置。

[0072] 接着，基于图5简单说明本实施方式的变形例的ESD保护元件。图5（A）是其平面图，图5（B）是截面图。与本实施方式的不同点在于，如图5（A）所示那样，N+型扩散层7被与该N+型扩散层7的周边连接的P+型引出层6a包围。

[0073] 其结果，在PN结二极管35被击穿时从N+型扩散层7流出的放电电流I1集中流过被P+型引出层6a包围的N+型扩散层7的正下方的N-型外延层4内而不会被分散。

[0074] 因此，该区域的N-型外延层4与P+型引出层6a之间的电位差变大，在P+型引出层6a的较宽的范围内寄生PNP双极晶体管38导通。结果，能够使放电电流I2比寄生PNP双极晶体管41的放电电流I4大，因此放热特性良好。

[0075] 在本实施方式中，如图1（A）等所示，记载了一个ESD保护元件，但通过在该图1（A）等的前后、左右格子状地形成同样的结构，从而能够形成进一步增大了放电电流I2的ESD保护元件。