一种三维芯片结构的金属键合的方法

摘要

本发明涉及半导体制造领域，具体涉及一种三维芯片结构的金属键合的方法。包括对顶部芯片铜进行化学机械平坦化处理；在化学机械平坦化后的表面淀积一层氮化硅层；刻蚀附着在顶部芯片铜上的氮化硅层形成凹槽，凹槽底部为顶部芯片铜；对底部芯片铜进行化学机械平坦化处理；对底部二氧化硅层进行刻蚀使铜突出；底部二氧化硅层刻蚀完成后进行表面进行活化处理；将顶部芯片与底部芯片的铜对准并键合；将键合后的芯片进行退火处理。本发明使用氧化硅与氮化硅来配合金属与金属键合使键合质量更高，且氮化硅层薄膜还能阻止金属扩散至周围材料中，能达到简化工艺流程，降低键合所需温度，提高键合可靠性，提高键合效率，减低键合成本的目的。

权利要求

1.一种三维芯片结构的金属键合的方法，其特征是：包括以下步骤，步骤一，所述三维芯片的顶部芯片上设有顶部芯片沟槽,所述顶部芯片沟槽中及顶部芯片表面均淀积有铜,对淀积有铜的顶部芯片表面进行化学机械平坦化处理至露出顶部二氧化硅层,所述顶部芯片沟槽内铜为顶部芯片铜；

步骤二，在进行化学机械平坦化后的所述顶部芯片表面淀积一层氮化硅层；

步骤三，刻蚀附着在所述顶部芯片铜上方的氮化硅层,形成凹槽,直至露出凹槽底部的顶部芯片铜；

步骤四，所述三维芯片的底部芯片上设有底部芯片沟槽,所述底部芯片沟槽中及底部芯片表面均淀积有铜,对淀积有铜的底部芯片表面进行化学机械平坦化处理至露出底部二氧化硅层,所述底部芯片沟槽内铜为底部芯片铜；

步骤五，对底部芯片上底部二氧化硅层进行刻蚀使底部芯片铜高于底部二氧化硅层；

步骤六，使用等离子体对底部芯片铜和露出的底部二氧化硅层表面均进行活化处理；

步骤七，将顶部芯片铜与底部芯片铜对准,并将顶部芯片与底部芯片进行键合；

步骤八，将键合后的芯片进行退火处理。

2.根据权利要求1所述的一种三维芯片结构的金属键合的方法，其特征是：所述步骤一中,在对顶部芯片沟槽及顶部芯片表面进行铜淀积之前,先在顶部芯片沟槽及顶部芯片表面上淀积一层阻挡层；所述步骤四中,在对底部芯片沟槽及底部芯片表面进行铜淀积之前,先在底部芯片沟槽及底部芯片表面上淀积一层阻挡层。

3.根据权利要求1所述的一种三维芯片结构的金属键合的方法，其特征是：所述步骤二中淀积氮化硅层的方法为等离子体增强化学汽相淀积法。

4.根据权利要求1所述的一种三维芯片结构的金属键合的方法，其特征是：所述步骤二中淀积氮化硅层的方法为高密度等离子体化学汽相淀积法。

5.根据权利要求1所述的一种三维芯片结构的金属键合的方法，其特征是：所述步骤三中刻蚀氮化硅层所用刻蚀方法为高密度等离子体刻蚀。

6.根据权利要求1所述的一种三维芯片结构的金属键合的方法，其特征是：所述步骤五中对底部二氧化硅层进行刻蚀的方式是高密度等离子体刻蚀。

7.根据权利要求1至6任一所述的一种三维芯片结构的金属键合的方法，其特征是：所述步骤一至步骤三与步骤四至步骤六同时进行。

说明书

一种三维芯片结构的金属键合的方法

技术领域

[0001] 本发明涉及半导体制造领域，具体涉及一种三维芯片结构的金属键合的方法。

背景技术

[0002] 把不同功能的芯片集成在一起已经是集成电路发展的一个趋势。大规模集成电路制造工艺是一种平面制作工艺，其在同一衬底上形成大量各种类型的半导体器件，并互相连接以具有完整的功能。目前，大多数在开发的是用TSV的方法。即将芯片键合之后，对芯片进行深通孔，通过在深通孔中填充金属材料连接两片芯片中的金属部分。但是，现在这种工艺还是承在复杂性，可靠性低和成本高的缺点。

发明内容

[0003] 本发明所要解决的技术问题是提供一种三维芯片结构的金属键合的方法来解决现有技术中工艺复杂，可靠性低和成本高的问题。

[0004] 本发明解决上述技术问题的方法技术方案如下：一种三维芯片结构的金属键合的方法，步骤一，所述三维芯片的顶部芯片上设有顶部芯片沟槽,所述顶部芯片沟槽中及顶部芯片表面均淀积有铜,对淀积有铜的顶部芯片表面进行化学机械平坦化处理至露出顶部二氧化硅层,所述顶部芯片沟槽内铜为顶部芯片铜；

[0005] 步骤二，在进行化学机械平坦化后的所述顶部芯片表面淀积一层氮化硅层；

[0006] 步骤三，刻蚀附着在所述顶部芯片铜上方的氮化硅层,形成凹槽,直至露出凹槽底部的顶部芯片铜；

[0007] 步骤四，所述三维芯片的底部芯片上设有底部芯片沟槽,所述底部芯片沟槽中及底部芯片表面均淀积有铜,对淀积有铜的底部芯片表面进行化学机械平坦化处理至露出底部二氧化硅层,所述底部芯片沟槽内铜为底部芯片铜；

[0008] 步骤五，对底部芯片上底部二氧化硅层进行刻蚀使底部芯片铜高于底部二氧化硅层；

[0009] 步骤六，使用等离子体对底部芯片铜和露出的底部二氧化硅层表面均进行活化处理；

[0010] 步骤七，将顶部芯片铜与底部芯片铜对准,并将顶部芯片与底部芯片进行键合；

[0011] 步骤八，将键合后的芯片进行退火处理。

[0012] 本发明的有益效果是：本发明通过在低温下利用金属与金属键合的方法来实现两个芯片的结合，使用氧化硅与氮化硅来配合金属与金属键合使键合质量更高，且氮化硅层薄膜还能阻止金属扩散至周围材料中，能达到简化工艺流程，降低键合所需温度，提高键合可靠性，提高键合效率，减低键合成本的目的。

[0013] 在上述技术方案的基础上，本发明还可以做如下改进。

[0014] 进一步，所述步骤一中,在对顶部芯片沟槽及顶部芯片表面进行铜淀积之前,先在顶部芯片沟槽及顶部芯片表面上淀积一层阻挡层；所述步骤四中,在对底部芯片沟槽及底部芯片表面进行铜淀积之前,先在底部芯片沟槽及底部芯片表面上淀积一层阻挡层。

[0015] 采用上述进一步方案的有益效果是：通过此阻挡层能防止金属向周围材料扩散，进一步提高键合后芯片的质量。

[0016] 进一步，所述步骤二中淀积氮化硅层的方法为等离子体增强化学汽相淀积法。

[0017] 采用上述进一步方案的有益效果是：能较为快速的淀积所需氮化硅层厚度，缩短了工艺流程时间，进一步提高键合效率。

[0018] 进一步，所述步骤二中淀积氮化硅层的方法为高密度等离子体化学汽相淀积法。

[0019] 采用上述进一步方案的有益效果是：能淀积出高质量氮化硅薄膜，进一步提高键合后芯片的质量。

[0020] 进一步，所述步骤三中刻蚀氮化硅层所用刻蚀方法为高密度等离子体刻蚀；

[0021] 进一步，所述步骤五中对底部芯片上的二氧化硅层进行的刻蚀方式是高密度等离子体刻蚀。

[0022] 采用上述进一步方案的有益效果是：高密度等离子体刻蚀方式为各异相性刻蚀，刻蚀精度高，并且由于等离子体密度高，刻蚀速率较快，能进一步提高键合效率以及键合后芯片的质量。

[0023] 进一步，所述步骤一至步骤三与步骤四至步骤六同时进行。

[0024] 采用上述进一步方案的有益效果是：顶部芯片键合面的制作与底部芯片键合面的制作互不干扰，可同时进行，进一步提高键合效率。

附图说明

[0025] 图1为本发明方法的流程图；

[0026] 图2为本发明键合晶圆结构图；

[0027] 图3为本发明中顶部晶圆键合前未处理结构图；

[0028] 图4为本发明中顶部晶圆淀积氮化硅层后结构图；

[0029] 图5为本发明中顶部晶圆刻蚀氮化硅层后结构图；

[0030] 图6为本发明中底部晶圆键合前未处理结构图；

[0031] 图7为发明中对底部晶圆键合前处理后结构图。

[0032] 附图中，各标号所代表的部件如下：

[0033] 1、顶部芯片，2、顶部芯片铜，3、氮化硅层，4、底部芯片，5、底部金属铜，6、顶部二氧化硅层，7、底部二氧化硅层。

具体实施方式

[0034] 以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

[0035] 如图1所示，为本发明方法的流程图，包括以下步骤：

[0036] 步骤101，所述三维芯片的顶部芯片1上设有顶部芯片沟槽,所述顶部芯片沟槽中及顶部芯片1表面均淀积有铜,对淀积有铜的顶部芯片1表面进行化学机械平坦化处理至露出顶部二氧化硅层6,所述顶部芯片沟槽内铜为顶部芯片铜2；

[0037] 步骤102，在进行化学机械平坦化后的所述顶部芯片1表面淀积一层氮化硅层3；

[0038] 步骤103，刻蚀附着在所述顶部芯片铜2上方的氮化硅层3,形成凹槽,直至露出凹槽底部的顶部芯片铜2；

[0039] 步骤104，所述三维芯片的底部芯片4上设有底部芯片沟槽,所述底部芯片沟槽中及底部芯片4表面均淀积有铜,对淀积有铜的底部芯片4表面进行化学机械平坦化处理至露出底部二氧化硅层7,所述底部芯片4沟槽内铜为底部芯片铜5；

[0040] 步骤105，对底部芯片4上底部二氧化硅层7进行刻蚀使底部芯片铜高于底部二氧化硅层7；

[0041] 步骤106，使用等离子体对底部芯片铜5和露出的底部二氧化硅层7表面均进行活化处理；

[0042] 步骤107，将顶部芯片铜2与底部芯片铜5对准,并将顶部芯片1与底部芯4片进行键合；

[0043] 步骤108，将键合后的芯片进行退火处理。

[0044] 所述步骤,101中,在对顶部芯片沟槽及顶部芯片1表面进行铜淀积之前,先在顶部芯片沟槽及顶部芯片1表面上淀积一层阻挡层；所述步骤104中,在对底部芯片沟槽及底部芯片4表面进行铜淀积之前,先在底部芯片沟槽及底部芯片4表面上淀积一层阻挡层；所述步骤102中淀积氮化硅层3的方法为等离子体增强化学汽相淀积法，所述步骤102中淀积氮化硅层3的方法为高密度等离子体化学汽相淀积法，所述步骤103中刻蚀氮化硅,3所用刻蚀方法为高密度等离子体刻蚀，所述步骤103中对底部二氧化硅层,7进行刻蚀的方式是高密度等离子体刻蚀，所述步骤101至步骤103与步骤104至步骤106同时进行。

[0045] 图2为本发明键合晶圆结构图，包括顶部芯片1和底部芯片4,所述顶部芯片的顶部二氧化硅层6上设有凹槽,所述凹槽中设有顶部芯片铜2,所凹槽与凹槽之间裸露顶部二氧化硅层6部分上均设有氮化硅层3,所述底部二氧化硅层7上设有凹槽,所述凹槽中设有底部芯片铜5,所述底部芯片铜5的高度高于底部二氧化硅层7,所述底部芯片铜5与顶部芯片铜2相连接，所述顶部芯片1上氮化硅层3与底部二氧化硅层7相连接。

[0046] 图3为本发明中顶部晶圆键合前未处理结构图，包括顶部芯片1上的顶部二氧化硅层6，嵌在顶部二氧化硅层6中的顶部芯片铜2。

[0047] 图4为本发明中顶部晶圆淀积氮化硅层后结构图，包括顶部芯片1上的顶部二氧化硅层6，嵌在顶部二氧化硅层6中的顶部芯片铜2和淀积在顶部二氧化硅层6与顶部芯片铜2上的氮化硅层3。

[0048] 图5为本发明中顶部晶圆刻蚀氮化硅层后结构图，包括顶部芯片1上的顶部二氧化硅层6，嵌在顶部二氧化硅层6中的顶部芯片铜2和淀积在顶部二氧化硅层6与顶部芯片铜2上的氮化硅层3，所述氮化硅层3上设有与顶部芯片铜2表面大小相同的开口，所述开口置于顶部芯片铜2之上。

[0049] 图6为本发明中底部晶圆键合前未处理结构图，包括底部芯片6上的底部二氧化硅层7，嵌在顶部二氧化硅层7中的底部芯片铜5。

[0050] 图7为发明中对底部晶圆键合前处理后结构图，包括底部芯片上的底部二氧化硅层7，嵌在顶部二氧化硅层7中的底部芯片铜5，所述底部芯片铜5的高度高于底部二氧化硅层7。

[0051] 所述顶部芯片1上的顶部芯片铜2与顶部二氧化硅层6之间均设有一层阻挡层，所述底部芯片1上的底部芯片铜5与底部二氧化硅层7之间设有一层阻挡层。

[0052] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。