多电平数据传输的方法和系统

摘要

本发明提供一种多电平数据传输方法和系统，所述方法包含下述步骤。依据编码表将欲传输的前述数据信号编码为N个多电平信号，其中此数据信号具有二进制数据区段串流，而二进制数据区段串流的每一区段具有M位元的数据长度，并且分别通过N个数据传输通道同时传输N个多电平信号。再借着对通过数据传输通道中二者传输的N个多电平信号中的任二个进行比较，解码N个多电平信号成为数据信号，以基于相应多电平信号二者的比较结果取得数据信号中每个二进制数据区段的M位元中的一相对位元。本发明可使数据传输率能显著增加，并且，由于所有的多电平信号具有不同于其他多电平信号的信号电平，显著降低了电路设计的复杂度。

权利要求

1.一种数据传输方法，包含：

(a)依照一编码表将欲传输的一数据信号编码为第一、第二、第三及第四四进制信号；

其中该数据信号具有一二进制数据区段串流，该二进制数据区段串流的每一区段具有三位元的数据长度，该三位元包含一第一位元、一第二位元以及一第三位元，借此对应该第一位元、该第二位元以及该第三位元的八个二进制排列组合中的一个；以及其中该第一、第二、第三及第四四进制信号经设定使得该第一、第二、第三及第四四进制信号中的每一个具有四个信号电平，而同时该第一、第二、第三及第四四进制信号中的每一个具有一信号电平不同于该第一、第二、第三以及第四四进制信号中的其他三个信号电平，借以使该第一、第二、第三及第四四进制信号的信号电平具有二十四个四进制排列组合；

(b)分别通过第一、第二、第三及第四数据传输通道同时传输该第一、第二、第三及第四四进制信号；以及(c)解码经传输的该第一、第二、第三及第四四进制信号成为该数据信号，包含：比较经传输的该第一与第二四进制信号，以取得该数据信号的每个二进制数据区段的该第一位元；

比较经传输的该第一与第三四进制信号，以取得该数据信号的每个二进制数据区段的该第二位元；

比较经传输的该第一与第四四进制信号，以取得该数据信号的每个二进制数据区段的该第三位元。

2.如权利要求1所述的方法，其中该第一、第二、第三及第四四进制信号的一累进信号电平为零。

3.如权利要求1所述的方法，其中每个二进制数据区段具有一正极性和一负极性，而其中该编码表经定义为使得具有该正极性与该负极性的该八个二进制排列组合分别相应于该第一、第二、第三及第四四进制信号的信号电平的该二十四个四进制排列组合中的十六个。

4.如权利要求3所述的方法，其中该编码步骤包含：

转换该数据信号成为该二进制数据区段串流，该二进制数据区段串流的每一区段具有三位元的数据长度，该三位元包含该第一位元、第二位元及第三位元；以及依照该编码表对映该二进制数据区段串流至该第一、第二、第三及第四四进制信号。

5.如权利要求3所述的方法，其中该第一、第二、第三及第四四进制信号的信号电平的该二十四个四进制排列组合中的另外八个作为控制码。

6.如权利要求5所述的方法，其中该解码步骤还包含：

比较经传输的该第二与第三四进制信号，以取得一第一中间位元；

比较经传输的该第二与第四四进制信号，以取得一第二中间位元；

比较经传输的该第三与该四四进制信号，以取得一第三中间位元；以及

对该第一、第二及第三中间位元执行一异或运算，以取得一时钟脉冲信号。

7.一种数据传输系统，包含：

(a)一编码器，用以依照一编码表将欲传输的一数据信号编码为第一、第二、第三及第四四进制信号；

其中该数据信号具有一二进制数据区段串流，该二进制数据区段串流的每一区段具有三位元的数据长度，该三位元包含一第一位元、一第二位元以及一第三位元，借此对应该第一位元、该第二位元以及该第三位元的八个二进制排列组合中的一个；以及其中该第一、第二、第三及第四四进制信号经设定使得该第一、第二、第三及第四四进制信号中的每一个具有四个信号电平，而同时该第一、第二、第三及第四四进制信号中的每一个具有一信号电平不同于该第一、第二、第三及第四四进制信号中的其他三个信号电平，借以使该第一、第二、第三及第四四进制信号的信号电平具有二十四个四进制排列组合；

(b)第一、第二、第三及第四数据传输通道，分别用以同时传输该第一、第二、第三及第四四进制信号；以及(c)一解码器，用以解码经传输的该第一、第二、第三及第四四进制信号成为该数据信号，该解码器还包含：一第一比较器，电性耦接该第一与第二数据传输通道，用以接收以及比较经传输的该第一与第二四进制信号，以取得该数据信号的每个二进制数据区段的该第一位元；

一第二比较器，电性耦接该第一与第二数据传输通道，用以接收以及比较经传输的该第一与第三四进制信号，以取得该数据信号的每个二进制数据区段的该第二位元；

一第三比较器，电性耦接该第一与第四数据传输通道，用以接收以及比较经传输的该第一与第四四进制信号，以取得该数据信号的每个二进制数据区段的该第三位元。

8.如权利要求7所述的系统，其中该第一、第二、第三及第四四进制信号的一累进信号电平为零。

9.如权利要求7所述的系统，其中每个二进制数据区段具有一正极性和一负极性，而其中该编码表经定义为使得具有该正极性与该负极性的该八个二进制排列组合分别与该第一、第二、第三及第四四进制信号的信号电平的该二十四个四进制排列组合中的十六个一致。

10.如权利要求9所述的系统，其中该编码器包含：

一解多路复用器，用以转换该数据信号成为该二进制数据区段串流，该二进制数据区段串流的每一区段具有该第一、第二、第三及第四位元，该解多路复用器并用以输出该二进制数据区段串流；以及一对映电路，电性耦接至该解多路复用器，用以接收该二进制数据区段串流，并依照该编码表将该二进制数据区段串流转换成为该第一、第二、第三及第四四进制信号。

11.如权利要求9的系统，其中该解码器还包含：

一第四比较器，电性耦接该第二与第三数据传输通道，用以接收和比较经传输的该第二与第三四进制信号，以取得一第一中间位元；

一第五比较器，电性耦接该第二与第四数据传输通道，用以接收和比较经传输的该第二与第四四进制信号，以取得一第二中间位元；

一第六比较器，电性耦接该第三与第四数据传输通道，用以接收和比较经传输的该第三与第四四进制信号，以取得一第三中间位元；以及一异或门，电性耦接该第四、第五及第六比较器，用以接收该第一、第二及第三中间位元并且对该第一、第二及第三中间位元执行一XOR运算，以取得一时钟脉冲信号。

12.一种数据传输方法，包含：

(a)依照一编码表将欲传输的一数据信号编码为N个多电平信号；

其中该数据信号具有一二进制数据区段串流，该二进制数据区段串流的每一区段具有M位元的数据长度，该M位元包含第一、第二、…以及第M位元，M、N为整数，N>2，M≥2，且M MN！>2，其中每个二进制数据区段串流相应于该第一、第二、…以及第M位元的2个二进制排列组合中的一个；以及其中该N个多电平信号经设定使得该N个多电平信号中的每一个具有N个信号电平，而同时该N个多电平信号中的每一个具有一信号电平不同于其他(N-1)个多电平信号的信号电平，借以使该N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列组合；

(b)分别通过第一、第二、…以及第N数据传输通道同时传输该N个多电平信号；以及(c)解码该N个多电平信号成为该数据信号，该解码步骤还包含对通过所属多个数据传输通道中二个进行传输的该N个多电平信号中的相应二个进行比较，以基于该二相应多电平信号的比较结果取得该数据信号中每个二进制数据区段的该M位元中的一相对位元。

13.如权利要求12所述的方法，其中该N个多电平信号的一累进信号电平为零。

14.如权利要求12所述的方法，其中该编码表经定义使得具有该第一、第二、…以及第MM位元的该2个二进制排列组合分别相应于该N个多电平信号的信号电平的该P(N,N)个M多电平排列组合中的2个多电平排列组合。

15.如权利要求14所述的方法，其中该编码步骤包含：

转换该数据信号成为该二进制数据区段串流，该二进制数据区段串流的每一区段具有M位元的数据长度，该M位元包含该第一位元、第二位元、…以及第M位元；以及依照该编码表对映该二进制数据区段串流于该第一、第二、…以及第N多电平信号。

16.如权利要求14所述的方法，其中该N个多电平信号的信号电平的该P(N,N)个多电M平排列组合中的另外(N！-2)个多电平排列组合作为控制码。

说明书

多电平数据传输的方法和系统

技术领域

[0001] 本发明涉及数据传输，尤其涉及一种利用多重多电平信号以传输二进制数据信号的方法和装置。

背景技术

[0002] 近年来，显示科技快速地发展以满足消费者的需求，例如：三维(3D)摄影成像、数字戏院革命以及结合一般电视和网络的智能电视。为了达到高解析度和高幅速的图像需求，数据传输对于日益增加、大量需经传输的图像数据相当重要。然而，随着显示面板有着轻巧型产品的需求，面板的电路设计会受限，且其会影响传输品质。

[0003] 一般而言，随着大量数据需进行传输，数据可经编码以增加数据传输的频宽，一种典型高速传输数据的方式即为将欲传输的数据转换为编码的多电平信号。因此，经编码的多电平信号的传输会较原始数据的传输更有效率。举例来说，二位元长度的数据可经编码或转换成为四进制电平数据(意指为具有四个不同电平的信号)，所以，四进制电平信号的传输会比原始的二位元数据的传输更为有效。当接收端接收到四进制电平信号时，此信号可经解码以取得原始的二位元数据。

[0004] 当经编码的多电平信号用于数据传输时，决定多电平信号中的每个信号电平却有相当难度。例如：若二位元长度的数据经编码成为四进制电平信号，原数据就具有四个不同的信号电平，如此一来，四进制电平信号的信号串流对于四个不同的信号电平便没有参考基准，若解码器误判其中一个信号电平成另一个，错误就会发生。所以，附加的参考电压可提供作为多电平信号的参考信号，而这却增加了电路设计的复杂度。

[0005] 此外，当经编码的多电平信号用于数据传输时，数据的对映(编码以及解码)一般而言为一对一对应，例如：四进制电平信号中四个不同信号电平的每一个对应到二位元数据的四个排列组合中的一个。然而，前述一对一对应方式会致使其他指令信号(例如：时钟脉冲信号信息)没有空间与经编码的数据串流共同进行传输。所以，上述指令便需要额外的信号，而这增加了电路设计的复杂度。

[0006] 因此，迄今公知技术仍具有上述不足之处需要解决。

发明内容

[0007] 为了克服现有技术的缺陷，本发明内容的一态样揭示一种数据传输方法，其包含下述步骤。依照一编码表将欲传输的数据信号编码为第一、第二、第三及第四四进制信号；其中前述数据信号具有一二进制数据区段串流，每一区段具有三位元的数据长度，前述三位元包含第一位元、第二位元以及第三位元，借此对应第一位元、第二位元以及第三位元的八个二进制排列组合中的一个，并且其中第一、第二、第三及第四四进制信号经设定使得第一、第二、第三及第四四进制信号中的每一个具有四个信号电平，而同时第一、第二、第三及第四四进制信号中的每一个具有一信号电平不同于第一、第二、第三以及第四四进制信号中的其他三个信号电平，借以使第一、第二、第三及第四四进制信号的信号电平具有二十四个四进制排列组合。接着，分别通过第一、第二、第三及第四数据传输通道同时传输第一、第二、第三及第四四进制信号。然后，解码经传输的第一、第二、第三及第四四进制信号成为数据信号。解码的步骤包含：比较经传输的第一与第二四进制信号，以取得数据信号的每个二进制数据区段的第一位元；比较经传输的第一与第三四进制信号，以取得数据信号的每个二进制数据区段的第二位元；以及比较经传输的第一与第四四进制信号，以取得数据信号的每个二进制数据区段的第三位元。

[0008] 本发明内容的另一态样揭示一种数据传输系统，其包含编码器、第一、第二、第三和第四数据传输通道以及解码器。编码器用以依照一编码表将欲传输的一数据信号编码为第一、第二、第三及第四四进制信号；其中前述的数据信号具有一二进制数据区段串流，其每一区段具有三位元的数据长度，前述三位元包含第一位元、第二位元以及第三位元，借此对应第一位元、第二位元以及第三位元的八个二进制排列组合中的一个，并且其中第一、第二、第三及第四四进制信号经设定使得第一、第二、第三及第四四进制信号中的每一个具有四个信号电平，而同时第一、第二、第三及第四四进制信号中的每一个具有一信号电平不同于第一、第二、第三及第四四进制信号中的其他三个信号电平，借以使第一、第二、第三及第四四进制信号的信号电平具有二十四个四进制排列组合。而第一、第二、第三及第四数据传输通道分别用以同时传输第一、第二、第三及第四四进制信号。解码器则用以解码经传输的第一、第二、第三及第四四进制信号成为数据信号，其包含第一比较器、第二比较器以及第三比较器。第一比较器电性耦接第一与第二数据传输通道，用以接收以及比较经传输的第一与第二四进制信号，以取得数据信号的每个二进制数据区段的第一位元；第二比较器电性耦接第一与第二数据传输通道，用以接收以及比较经传输的第一与第三四进制信号，以取得数据信号的每个二进制数据区段的第二位元；第三比较器电性耦接第一与第四数据传输通道，用以接收以及比较经传输的第一与第四四进制信号，以取得数据信号的每个二进制数据区段的第三位元。

[0009] 本发明内容的再一态样揭示一种数据传输方法，其包含下述步骤。依照一编码表将欲传输的一数据信号编码为N个多电平信号；其中前述数据信号具有一二进制数据区段串流，其每一区段具有M位元的数据长度，前述M位元包含第一、第二、…、以及第M位元，M、N为整数，N>2，M≥2，且N！>2M，其中每个二进制数据区段串流的相应于第一、第二、…、以及第M位元的2M个二进制排列组合中的一个；并且其中N个多电平信号经设定使得N个多电平信号中的每一个具有N个信号电平，而同时前述N个多电平信号中的每一个具有一信号电平不同于其他(N-1)个多电平信号的信号电平，借以使N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列组合。接着，分别通过第一、第二、…以及第N数据传输通道同时传输N个多电平信号。之后，解码N个多电平信号成为数据信号，其包含对通过数据传输通道中二个进行传输的N个多电平信号中的任二个进行比较，以基于相应多电平信号中二个的比较结果取得数据信号中每个二进制数据区段的M位元中的一相对位元。

[0010] 本发明详述了高速数据传输的方法和系统，除此之外，可将二进制数据信号编码为自多电平传输通道传输的多个多电平信号，因此使得数据传输率能显著增加。并且，由于所有的多电平信号具有不同于其他多电平信号的信号电平，于此不需要提供附加的参考电压作为参考信号以在接收器端进行解码多电平信号，显著降低了电路设计的复杂度。

附图说明

[0011] 为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：

[0012] 图1是根据本发明实施例绘示用于高速多电平数据传输的2B1T方法的流程图。

[0013] 图2A是根据本发明实施例绘示三个三进制电平数据的三进制排列组合的2B1T表。

[0014] 图2B是根据本发明实施例绘示二进制数字与三进制信号间关系的示意图。

[0015] 图3A与图3B是根据本发明实施例分别绘示一种用于高速多电平数据传输的2B1T系统的编码器与解码器的示意图。

[0016] 图4A是根据本发明实施例绘示一种2B1T延迟锁定回路(DLL)嵌入式时钟脉冲信号的示意图。

[0017] 图4B是根据本发明实施例绘示一种2B1T锁相回路(PLL)嵌入式时钟脉冲信号的示意图。

[0018] 图5A是根据本发明实施例绘示一种用于高速多电平数据传输的2B1T系统的传输器的示意图。

[0019] 图5B是根据本发明实施例绘示一种用于高速多电平数据传输的2B1T系统的接收器的示意图。

[0020] 图5C是根据本发明实施例绘示一种用于高速多电平数据传输的2B1T系统的对映电路的示意图。

[0021] 图5D是根据本发明实施例绘示一种对应图5C中对映电路的三进制排列组合的扩充2B1T表。

[0022] 图6是根据本发明实施例绘示用于高速多电平数据传输的4B1Q方法的流程图。

[0023] 图7是根据本发明实施例绘示四个四进制电平数据的四进制排列组合的4B1Q表。

[0024] 图8A与图8B是根据本发明实施例分别绘示一种用于高速多电平数据传输的4B1Q系统的编码器与解码器的示意图。

[0025] 图9A是根据本发明实施例绘示一种4B1Q延迟锁定回路(DLL)嵌入式时钟脉冲信号传递的示意图。

[0026] 图9B是根据本发明的实施例绘示一种4B1Q锁相回路(PLL)嵌入式时钟脉冲信号的示意图。

[0027] 图10A是根据本发明实施例绘示一种用于高速多电平数据传输的4B1Q系统的传输器的示意图。

[0028] 图10B是根据本发明实施例绘示一种用于高速多电平数据传输的4B1Q系统的接收器的示意图。

[0029] 图11是根据本发明实施例所绘示用于高速多电平数据传输的3B1Q方法的流程图。

[0030] 图12是根据本发明实施例所绘示四个四进制电平数据的四进制排列组合的3B1Q表。

[0031] 图13A与图13B是根据本发明实施例分别绘示一种用于高速多电平数据传输的3B1Q系统的编码器与解码器的示意图。

[0032] 图14是根据本发明实施例绘示一种3B1Q时钟脉冲信号传递的示意图。

[0033] 图15A是根据本发明实施例绘示一种用于高速多电平数据传输的3B1Q系统的传输器的示意图。

[0034] 图15B是根据本发明实施例绘示一种用于高速多电平数据传输的3B1Q系统的接收器的示意图。

[0035] 图16是根据本发明实施例绘示用于高速多电平数据传输的方法流程图。

[0036] 图17是根据本发明实施例绘示一种用于高速多电平数据传输的系统示意图。

[0037] 其中，附图标记说明如下：

[0038] 301：编码表

[0039] 310、312、314、510、512、514、810、812、814、816、1010、1012、1014、1016、1310、1312、1314、1316、1510、1512、1514、1516、1710：数据传输通道

[0040] 350、352、550、552、554、850、851、852、853、854、855、1050、1051、1052、1053、1054、1055、1350、1351、1352、1353、1354、1355、1550、1551、1552、1553、1554、1555、1750：比较器[0041] 402、902、1402、1404、1406：二进制数据区段

[0042] 404、904：指令区段

[0043] 520、1020、1520、1720：解多路复用器(DMUX)

[0044] 530、1030、1530、1730：对映电路

[0045] 531、532：信号产生器

[0046] 5311、5321：电流源

[0047] 533、534、535、536、537、538：开关

[0048] 5331、5341、5351、5361、5371、5381：薄膜晶体管

[0049] 540、1040、1540、1740：锁相回路(PLL)电路

[0050] 560、1060、1560、1760：前馈均衡器(FFE)

[0051] 570、1070、1570、1580：D型正反器(DFF)

[0052] 580、1080：时钟脉冲数据回复(CDR)电路

[0053] 582、584、586：电阻

[0054] 590、1090、1590、1790：编码器

[0055] 856、1056、1356、1556：XOR门

[0056] 1408、1410：指令码

[0057] 1545：极性控制器

[0058] S110、S120、S130、S610、S620、S630、S1110、S1120、S1130、S1610、S1620、S1630：步骤

具体实施方式

[0059] 下文举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了便于理解，下述说明中相同元件将以相同的符号标示来说明。

[0060] 在通篇说明书与权利要求所使用的用词(terms)，除有特别注明，通常具有每个用词使用在此领域中、在此揭示的内容中与特殊内容中的平常意义。某些用以描述本揭示的用词将于下或在此说明书的别处讨论，以提供从业人员(practitioner)在有关本揭示的描述上额外的引导。为方便起见，特定用词通过斜体和(或)引号强调出，而并不影响用词的涵意和范围，有时也会使用同义词(synonyms)来表示特定用词。本说明书中例子的使用仅包含此处所说明的用词的举例，并非限缩本发明中例示用词的涵意。同样地，本发明亦不仅限定于说明书中所讨论的实施例。

[0061] 应用在此描述中与下述的全部权利要求中时，除非内容清楚指定，否则“在其上”的意思可包含“在其中”与“在其上”；相反地，“直接在其上”的意思并不包含“在其中”。此外，“和”以及“或”包含任意一个或多个相关所列项目的组合。

[0062] 所需注意的是，在此所使用的用词“第一”、“第二”、“第三”等用以描述不同元件、构成要素、区域、阶层和(或)部分，但这些元件、构成要素、区域、阶层和(或)部分并不为此些用词所限制。因此，下述所讨论的第一元件、构成要素、区域、阶层和(或)部分可为第二元件、构成要素、区域、阶层和(或)部分，而不脱离本发明的教示。

[0063] 在通篇说明书与权利要求中时，除非内容清楚指定，否则“一”以及“该”的意义包含这一类叙述包括“一或至少一”该元件或成分。亦即，除非从特定上下文明显可见将复数排除在外，否则单数冠词亦包括多个元件或成分的叙述。此外，可了解如在此所使用的用词“包含(comprising)”、“包含(including)”、“具有(having)”、“含有(containing)”、“包含(involving)”等等，为开放性的(open-ended)，即意指包含但不限于。

[0064] 此外，在此所使用的相对用词(例如：“较低(lower)”或“底部(bottom)”以及“较高(upper)”或“顶部(top)”)可描述如图所绘示的两元件间的关系。例如，若图中的装置经翻转，则原本的于其他元件在“较低(lower)”侧的元件会成为的于其他元件“较高(upper)”侧的元件。因此，根据图所摆放的特定方向，示例性用词“较低(lower)”可包含“较低(lower)”和“较高(upper)”。相似地，若图中的装置经翻转，则原本的于其他元件在“下方(below)”或“其下(beneath)”的元件会成为的于其他元件“上方(above)”的元件。因此，根据图所摆放的特定方向，示例性用词“下方(below)”或“其下(beneath)”可包含“上方(above)”和“下方(below)”。

[0065] 除非另有定义，本文所使用的所有用词(包含技术用词与科学用词)皆具有相同含义，可为本领域普通技术人员所理解。此外，这些用词(例如：常于字典中所定义的用词)应当经解释为具有相关领域以及本揭示内容上下文中一致的含义，又除非明确定义，否则并非解释为理想化或过于正式的意义。

[0066] 在此所使用的用词“实质上(substantially)”、“大约(around)”、“约(about)”或“近乎(approximately)”应大体上意味在给定值或范围的20％以内，较佳是在10％以内。在此所提供的数量可为近似的，因此意味着若无特别陈述，可以用词“大约”、“约”或“近乎”加以表示。当一数量、浓度或其他数值或参数有指定的范围、较佳范围或表列出上下理想值之时，应视为特别揭示由任何上下限的数对或理想值所构成的所有范围，不论所述多个范围是否分别揭示。

[0067] 以下的描述将结合本发明的实施例与其附图(图1至图17)，根据本发明的目的，如同本文所描述，本发明的一实施态样相关于利用多个多电平信号以传输二进制数据信号的方法与系统。

[0068] 在一实施例中，上述方法对应于2B1T的方法，用于高速多电平数据传输，其中具有二位元(2B)长度的数据信号分别通过三个数据传输通道，以一个三进制(ternary)信号(1T)的形式同时进行传输，由此显著地增加数据传输速率。本2B1T方法参照图1至图3详述如下。

[0069] 图1是根据本发明的一实施例绘示用于高速多电平数据传输的2B1T方法的流程图。此2B1T方法包含如步骤S110：依照一编码表，将欲进行传输的一数据信号编码为第一、第二以及第三三进制信号，而此欲进行传输的数据信号可为任何形式的类比信号或数位信号。第一、第二以及第三三进制信号经设定，使得第一、第二以及第三三进制信号中的每一个具有三个信号电平，而同时前述第一、第二以及第三三进制信号中的每一个具有一信号电平，且其不同于第一、第二以及第三三进制信号中的其他二个的信号电平，借此使得第一、第二以及第三三进制信号的累进信号电平为零，因此在数据传输时不会有电磁干扰(EMI)产生。

[0070] 根据本发明的一实施例，数据信号需要转换成为二进制数据区段串流。每个二进制数据区段具有二位元的数据长度，此二位元包含第一位元和第二位元。例如，每个二进制数据区段以第一和第二位元的四个二进制排列组合之一来表示：(00)、(01)、(10)以及(11)。对于二进制数据区段“01”，第一位元为“0”而第二位元为“1”。二进制数据区段串流接着根据编码表对映至第一、第二以及第三三进制信号上。

[0071] 编码表(或规则表，或对映表)定义如下：对于2B1T数据传输方式而言，其提供三进制电平数据，其中三进制电平数据的每一个具有不同于三进制电平数据的其他两个的电平。在一实施例中，三进制电平数据包含一正电平数据(以1来表示)、一零电平数据(以0来表示)以及一负电平数据(以-1来表示)，且此三进制电平数据的累进信号(cumulative signal)电平为零。由于所有的三进制电平数据具有不同的信号电平，排列组合这三个三进制电平数据会产生六个三进制排列组合，如图表2A表中的(A,B,C)所示，其包含(-1,0,1)、(-1,1,0)、(1,-1,0)、(1,0,-1)、(0,1,-1)以及(0,-1,1)，每一种排列组合对应到三个三进制电平数据分别的状态。

[0072] 三个三进制电平数据的排列组合(A,B,C)用以传输具二位元长度的二进制数据区段的串流，如上所揭示，这些区段以四个二进制排列组合(00)、(01)、(10)以及(11)来表示。要将这四个二进制排列组合对映(map)至六个三进制排列组合，六个三进制排列组合其中的四个经选择成为四个数据排列组合以传输信号，使得四个数据排列组合的每一个对应到介于00(十进制数字为0)以及11(十进制数字为3)之间的一个二进制数字，反之亦然，并因此定义了2B1T编码表。如图2A所示，在2B1T编码表内，十进制数字(DEC)0、1、2以及3分别以二进制数字/排列组合(BIN)(00)、(01)、(10)以及(11)表示，而它们依次分别对应到六个三进制排列组合中的四个数据排列组合(-1,0,1)、(-1,1,0)、(1,-1,0)以及(1,0,-1)。具体地来说，在四个数据排列组合中，数据排列组合(-1,0,1)对应到二进制数字00(十进制数字0)，数据排列组合(-1,1,0)对应到二进制数字01(十进制数字1)，数据排列组合(1,-1,0)对应到二进制数字10(十进制数字2)，数据排列组合(1,0,-1)对应到二进制数字11(十进制数字3)。如图2A所示，数据排列组合和二进制数字之间的对应关系定义了2B1T编码表。在一实施例中，2B1T编码表对应到一查询表(look-up table)，用于数据对映。

[0073] 一旦2B1T编码表定义好之后，二进制数据区段串流就会依据编码表对映到第一、第二以及第三三进制信号A、B以及C上。换句话说，二进制数据区段的每一个会对映或映射至一对应的数据排列组合上。例如，二进制数据区段“00”经编码以取得对应的数据排列组合(-1,0,1)，其具有三个三进制信号A＝-1，B＝0，以及C＝1；二进制数据区段“01”经编码以取得对应的数据排列组合(-1,1,0)，其具有三个三进制信号A＝-1，B＝1以及C＝0；二进制数据区段“10”经编码以取得对应的数据排列组合(1,-1,0)，其具有三个三进制信号A＝1，B＝-1以及C＝0；二进制数据区段“11”经编码以取得对应的数据排列组合(1,0,-1)，其具有三个三进制信号A＝1，B＝0以及C＝-1。

[0074] 图3A是绘示用以依据编码表301将二进制数据区段编码成为第一、第二以及第三三进制信号的编码器的示意图。对应的数据排列组合(A,B,C)的每一个可以视为第一个三进制信号A、第二个三进制信号B以及第三个三进制信号C的状态。例如，在对应的数据排列组合(-1,0,1)中，第一个三进制信号A为-1、第二个三进制信号B为0，以及第三个三进制信号C为1；在对应的数据排列组合(-1,1,0)中，第一个三进制信号A为-1、第二个三进制信号B为1，以及第三个三进制信号C为0；在对应的数据排列组合(1,-1,0)中，第一个三进制信号A为1、第二个三进制信号B为-1，以及第三个三进制信号C为0；在对应的数据排列组合(1,0,-1)中，第一个三进制信号A为1、第二个三进制信号B为0，以及第三个三进制信号C为-1。图2B绘示第一、第二以及第三三进制信号A、B和C以及它们与两位元二进制数据区段“00”、“01”、“10”以及“11”间关系的其中一个例子。

[0075] 接着在图1中的步骤S120，经编码的第一、第二以及第三三进制信号A、B以及C分别通过数据传输通道310、312以及314同时进行传输。三个数据传输通道310、312以及314可为导线、数据总线、光纤或无线数据传输装置。

[0076] 在图1的步骤S130中，通过数据传输通道310、312以及314进行传输的第一、第二以及第三三进制信号A、B以及C通过如图3B所示的解码器，经解码成为数据信号。根据本实施例，毋须复杂的装置或过程来将传输的第一、第二以及第三三进制信号A、B以及C解码(或恢复)成为数据信号，将传输的第一、第二以及第三三进制信号A、B以及C解码(或恢复)成为数据信号的过程可以经由比较器(例如图3B所示的比较器350和352)所达成。在一实施例中，特定二进制数据区段与其所对应的数据排列组合之间的关系如图2A的解码表所示，其中第一个三进制信号A减去第二个三进制信号B对应到二进制数据区段的第一位元，第二个三进制信号B减去第三个三进制信号C对应到二进制数据区段的第二位元。比较器可实现两个三进制信号的比较与二进制数据区段的位元间的对应关系。具体来说，如果三进制信号的比较产生了一正值，则对应的位元为“1”；而如果三进制信号的比较产生了一负值，则对应的位元为“0”。例如，在对应的数据排列组合(-1,0,1)中，第一个三进制信号A减去第二个三进制信号B为一负值，这对应了二进制数据区段“00”的第一位元“0”；而第二个三进制信号B减去第三个三进制信号C为一负值，这对应了二进制数据区段“00”的第二位元“0”。在对应的数据排列组合(-1,1,0)中，第一个三进制信号A减去第二个三进制信号B为一负值，这对应了二进制数据区段“01”的第一位元“0”；而第二个三进制信号B减去第三个三进制信号C为一正值，这对应了二进制数据区段“01”的第二位元“1”。在对应的数据排列组合(1,-1,0)中，第一个三进制信号A减去第二个三进制信号B为一正值，这对应了二进制数据区段“10”的第一位元“1”；而第二个三进制信号B减去第三个三进制信号C为一负值，这对应了二进制数据区段“10”的第二位元“0”。在对应的数据排列组合(1,0,-1)中，第一个三进制信号A减去第二个三进制信号B为一正值，这对应了二进制数据区段“11”的第一位元“1”；而第二个三进制信号B减去第三个三进制信号C为一负值，这对应了二进制数据区段“11”的第二位元“1”。

[0077] 如上所述，解码过程可经由比较器(例如图3B所示的比较器350和352)所达成。第一比较器350比较第一个三进制信号A和第二个三进制信号B，以取得二进制数据区段的第一位元bn[1]，而第二比较器352比较第二个三进制信号B和第三个三进制信号C，以取得二进制数据区段的第二位元bn[0]。

[0078] 根据本实施例，六个三进制排列组合其中四个经使用作为数据排列组合，而三个三进制信号A、B和C的另外两个三进制排列组合(0,1,-1)和(0,-1,1)则是作为指令码(command codes)(例如用以提供时钟脉冲信号)。

[0079] 举例来说，指令码的使用是为提供高速数据传输的时钟脉冲数据回复(clock data recovery，CDR)。大体而言，时钟脉冲数据回复可由一延迟锁定回路(DLL)或一锁相回路(PLL)所达成。当使用延迟锁定回路时，代表时钟脉冲信号的指令码周期性地插入传送时具有固定周期的信号中。另一方面，当使用锁相回路时，指令码于具相同数值的连续二进制数据区段超过预定的运行长度周期时插入欲传送的信号中。

[0080] 图4A是根据本发明实施例绘示一种2B1T延迟锁定回路(DLL)嵌入式时钟脉冲信号的示意图。为说明具有DLL嵌入式时钟脉冲信号的时钟脉冲数据回复(CDR)处理过程，在此是以具有24位元画素数据长度的RGB数据作为一个例子。如图4A所示，每个RGB画素数据的24位元包含8位元的红色(R)信号R[0]-R[7]，8位元的绿色(G)信号G[0]-G[7]，以及8位元的蓝色(B)信号B[0]-B[7]，而这24位元分成12个二进制数据区段402，其中每个二进制数据区段402是包含第一个三进制信号A、第二个三进制信号B以及第三个三进制信号C的数据排列组合。此外，指令码作为指令区段404插入在12个二进制数据区段402的前，以形成一封包。每个二进制数据区段402和每个指令区段404皆需周期T，故整个封包需周期(12+1)T。以此方式，当延迟锁定回路(DLL)接收到指令区段404时，延迟锁定回路会产生12个时钟脉冲信号CLK1、CLK2、…、CLK12，而每一时钟脉冲信号对应到封包内二进制数据区段402其中之一者。由于指令区段404是以指令码的形式存在(意即指令区段404包含了第一个三进制信号A、第二个三进制信号B以及第三个三进制信号C)，所以指令区段404可由已存在的逻辑电路(例如图3B中所示的比较器350和352)所辨识。因此，时钟脉冲数据回复(CDR)可借着延迟锁定回路(DLL)时钟脉冲信号传递而达成。

[0081] 图4B根据本发明实施例绘示一种2B1T锁相回路(PLL)嵌入式时钟脉冲信号的示意图。如图4B所示，每个二进制数据区段402是包含第一个三进制信号A、第二个三进制信号B以及第三个三进制信号C的数据排列组合。此外，指令码于连续二进制数据区段超过预定的运行长度周期时插入欲传送的信号内。预定的运行长度周期设定为3T(意即3个二进制数据区段402的周期T)，而若运行长度超过3T(在此，3个连续的二进制数据区段402均相同)，指令码便插入作为指令区段404。以此方法，指令区段404会在锁相回路(PLL)的数据串流中更常出现，而时钟脉冲数据回复(CDR)则可借着锁相回路(PLL)时钟脉冲信号传递来达成。

[0082] 须注意如图2A的表所示，当附加的排列组合(0,1,-1)作为指令码时，第一比较器350(见图3B)可比较第一个三进制信号A与第二个三进制信号B，以取得第一位元“0”，而第二比较器352(见图3B)可比较第二个三进制信号B与第三个三进制信号C，以取得第二位元“1”。因此，此指令码可能会被误认为代表“01”这个二进制数据区段的数据排列组合。相似地，当附加的排列组合(0,-1,1)作为指令码时，此指令码也可能会被误认为代表“10”这个二进制数据区段的数据排列组合。为防止此种混淆，可提供附加的步骤分辨数据排列组合和指令码。例如，当第一比较器350和第二比较器352取得表示二进制数据区段为“01”或“10”的位元数据时，可提供一第三比较器以比较第三个三进制信号C与第一个三进制信号A，以确认经传输的排列组合是否为数据排列组合或指令码。这样一来，数据排列组合与指令码之间的混淆便可避免。

[0083] 图5A和图5B是根据本发明一实施例绘示用于高速多电平数据传输的2B1T系统的传输器与接收器的示意图。如图5A所示，传输器包含编码器590、锁相回路(PLL)电路540以及三个前馈均衡器(feed-forward equalizer，FFE)560。具体来说，编码器590包含解多路复用器(DMUX)520以及对映(mapping)电路530，其中对映电路530电性耦接解多路复用器520。此外，三个数据传输通道(包含第一数据传输通道510、第二数据传输通道
512以及第三数据传输通道514)分别连接三个前馈均衡器560。如图5B所示，接收器包含第一比较器550、第二比较器552、第三比较器554、两个D型正反器(D flip-flop，DFF)570以及时钟脉冲数据回复(CDR)电路580。第一比较器550电性耦接第一数据传输通道510和第二数据传输通道512，第二比较器552电性耦接第二数据传输通道512和第三数据传输通道514，而第三比较器554电性耦接第一数据传输通道510和第三数据传输通道514。

[0084] 在传输器端，编码器590用以将具有二位元数据长度的二进制数据信号(可为如上所揭示的二进制数据区段)转换或对映为对应的第一、第二以及第三个三进制信号A、B以及C。具体来说，解多路复用器520用以接收数据信号并转换数据信号成为二进制数据信号(意即二进制数据区段)串流，意即，将每个二进制数据信号转换成为第一位元bn[1]和第二位元bn[0]，并且接着输出第一位元bn[1]和第二位元bn[0]至对映电路530。对映电路530接着将自解多路复用器520接收的第一位元bn[1]和第二位元bn[0]转换为对应的第一、第二以及第三三进制信号A、B以及C。

[0085] 锁相回路电路540用于时钟脉冲的控制。具体来说，锁相回路电路540提供时钟脉冲信号(例如上述的指令码)用于时钟脉冲信号传递。三个前馈均衡器560用于第一、第二以及第三三进制信号A、B以及C的前馈控制。锁相回路电路540和前馈均衡器560的使用为本领域普通技术人员所熟知，故于此不再赘述。

[0086] 第一数据传输通道510、第二数据传输通道512以及第三数据传输通道514用以自传输器分别传输第一、第二以及第三三进制信号A、B以及C至接收器。

[0087] 在接收器端，第一比较器550接收第一个三进制信号A以及第二个三进制信号B，并根据第一个三进制信号A和第二个三进制信号B之间的比较结果产生二进制数据信号的第一位元bn[1]。更具体而言，如果第一个三进制信号A减去第二个三进制信号B为一正值，第一位元bn[1]为“1”，而如果第一个三进制信号A减去第二个三进制信号B为一负值，则第一位元bn[1]为“0”。相似地，第二比较器552接收第二个三进制信号B以及第三个三进制信号C，并根据第二个三进制信号B以及第三个三进制信号C间的比较结果产生二进制数据信号的第二位元bn[0]。更具体而言，如果第二个三进制信号B减去第三个三进制信号C为一正值，第一位元bn[0]为“1”，而如果第二个三进制信号B减去第三个三进制信号C为一负值，第一位元bn[0]为“0”。此外，第三比较器554接收第三个三进制信号C以及第一个三进制信号A，并且根据第三个三进制信号C及第一个三进制信号A间的比较结果产生核对位元(check bit)，以分辨数据排列组合和指令码。

[0088] 时钟脉冲数据回复电路580由第一比较器550接收第一位元bn[1]，由第二比较器552接收第二位元bn[0]，并由第三比较器554接收核对位元，以产生时钟脉冲信号CLK。如上所揭示，时钟脉冲数据回复电路580可包含PLL电路或DLL电路。D型正反器570的每一个接收时钟脉冲信号CLK和自其对应的第一比较器550或第二比较器552所传送的对应位元信号，并输出对应的第一位元bn[1]或第二位元bn[0]。D型正反器570以及时钟脉冲数据回复电路580的使用为本领域普通技术人员所熟知，故于此不再赘述。

[0089] 须注意的是，对映电路530可以不同的方式(如逻辑电路)所实施。例如，图5C是根据本发明的实施例绘示一种用于高速多电平数据传输的2B1T系统中对映电路的示意图。在图5C中，对映电路530是由多个逻辑电路元件所形成，并包含第一信号产生器531和第二信号产生器532、六个开关533、534、535、536、537、538以及三个电阻586、582、584。

[0090] 第一信号产生器531产生一负信号，而第二信号产生器532产生一正信号。在一实施例中，第一信号产生器531和第二信号产生器532为电流源(如：第一电流源5311和第二电流源5321)。如图5C所示，第一电流源5311和第二电流源5321经连接以提供流向不同方向的电流，其中第一电流源5311提供一负电流，而第二电流源5321提供一正电流。

[0091] 在一实施例中，三个电阻586、582以及584作为对映电路530的输出。换言之，如图5A所示，三个电阻586、582以及584分别通过前馈均衡器560连接相对应的数据传输通道510、512以及514，以分别产生第一、第二以及第三三进制信号。

[0092] 六个开关533、534、535、536、537和538包含三个第一开关533、534、535以及三个第二开关536、537、538。每个第一开关533、534、535分别连接在第一、第二以及第三电阻586、582以及584与第一信号产生器531之间，而每个第二开关536、537以及538分别连接在第一、第二以及第三电阻586、582以及584与第二信号产生器532之间。在一实施例中，第一开关533、534、535和第二开关536、537、538为薄膜晶体管(TFTs)，并且配对成三对薄膜晶体管以对应三个电阻586、582以及584，其中每一对薄膜晶体管包含第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管连接在第一电流源5311和对应的数据传输通道之间，而第二薄膜晶体管连接在第二电流源5321和对应的数据传输通道之间。例如图5C所示，第一薄膜晶体管5331与第二薄膜晶体管5361配对以连接第一电阻586，第一薄膜晶体管
5341与第二薄膜晶体管5371配对以连接第二电阻582，且第一薄膜晶体管5351与第二薄膜晶体管5381配对以连接第三电阻584。三个第一薄膜晶体管5331、5341以及5351分别连接在第一电流源5311与对应的第一、第二以及第三电阻586、582以及584之间，而三个第二薄膜晶体管5361、5371以及5381分别连接在第二电流源5321与对应的第一、第二以及第三电阻586、582以及584之间。

[0093] 此外，六个薄膜晶体管5331、5341、5351、5361、5371以及5381中的每一个具有一栅极、一源极以及一漏极，并且每个薄膜晶体管的栅极伴随一电压提供。为了更清楚的说明，每一个提供予薄膜晶体管的栅极的电压在此是以符号a、b、c、d、e以及f来表示。换句话说，电压a提供至薄膜晶体管5331的栅极，电压b提供至薄膜晶体管5341的栅极，电压c提供至薄膜晶体管5351的栅极，电压d提供至薄膜晶体管5361的栅极，电压e提供至薄膜晶体管5371的栅极，而电压f提供至薄膜晶体管5381的栅极。以此方式，六个薄膜晶体管5331、5341、5351、5361、5371以及5381作为开关，并且可根据加在栅极上的电压在导通(ON)状态和关闭(OFF)状态之间切换。借着控制加在薄膜晶体管的栅极上的电压，由第一电流源5311和第二电流源5321所提供的电流可经控制以到达第一、第二以及第三电阻586、582以及584。电压a、b、c、d、e以及f可以电压排列组合(a,b,c,d,e,f)的形式提供以对应一编码表(如图3A所示的2B1T编码表301)中的三进制排列组合。换句话说，六个薄膜晶体管5331、5341、5351、5361、5371以及5381可根据包含电压排列组合(a,b,c,d,e,f)的编码表在导通(ON)状态和关闭(OFF)状态之间作切换。

[0094] 图5D是根据本发明实施例绘示一种对应图5C中对映电路的三进制排列组合的扩充2B1T表。如图5D所示，扩充的2B1T表包含电压排列组合(a,b,c,d,e,f)以对应三个三进制电平数据中的三进制排列组合(A,B,C)。如上所揭示，三个三进制电平数据包含一正电平数据(以1所示)、一零电平数据(以0所示)以及一负电平数据(以-1所示)。因此，根据扩充2B1T表所示的电压提供予每对第一和第二薄膜晶体管的栅极，可对应至三个三进制电平数据。在一实施例中，正电平数据(以1表示)对应到低电压(以L表示)提
供予第一薄膜晶体管，而其对应到高电压(以H表示)提供予第二薄膜晶体管；负电平数据(以-1表示)对应到高电压(以H表示)提供予第一薄膜晶体管，而其对应到低电压(以
L表示)提供予第二薄膜晶体管；零电平数据对应到两低电压(以L表示)提供予第一和第二薄膜晶体管。因此，根据图5D的扩充2B1T表，数据排列组合(-1,0,1)对应到电压排列组合(H,L,L,L,L,H)，数据排列组合(-1,1,0)对应到电压排列组合(H,L,L,L,H,L)，数据排列组合(1,-1,0)对应到电压排列组合(L,H,L,H,L,L)，而数据排列组合(1,0,-1)对应到电压排列组合(L,L,H,H,L,L)。额外的排列组合(0,1,-1)对应到电压排列组合(L,L,H,L,H,L)，而另一额外的排列组合(0,-1,1)对应到电压排列组合(L,H,L,L,L,H)。

[0095] 在三进制排列组合和电压排列组合之间的对应关系可更进一步参考图5C和图5D详细地叙述。例如，根据图5D所示的扩充2B1T表，数据排列组合(-1,0,1)对应到电压排列组合(H,L,L,L,L,H)。因此，于图5C所示，在对映电路530中，第一薄膜晶体管5331经供给高电压(a＝H)而切换至ON状态，以允许第一电流源5311提供的负电流流向电阻586，产生作为第一个三进制信号A＝-1的负电平信号；第二薄膜晶体管5361伴随低电压(d＝L)提供而切换至OFF状态以阻挡第二电流源5321提供的正电流。第一薄膜晶体管5341和第二薄膜晶体管5371经供给低电压(b＝L,e＝L)而切换至OFF状态，以阻挡第一电流源5311和第二电流源5321两边提供的电流，使得电阻582产生作为第二个三进制信号B＝
0的零电平信号(意即：因为两边的电流流动皆经阻挡而没有信号)。第一薄膜晶体管535伴随低电压(c＝L)提供而切换至OFF状态以阻挡第一电流源5311提供的负电流；第二薄膜晶体管5381经供给高电压(f＝H)而切换至ON状态，以允许第二电流源5321提供正电流流向电阻584，产生作为第三个三进制信号C＝1的正电平信号。相似地，其他的三进制排列组合可根据图5D中的扩充2B1T表，由图5C中对映电路530的操作，自电压排列组合中以相似的方式取得。

[0096] 需注意的是，图5C中的对映电路530可由不同形式的逻辑电路元件或任何其他实施方式实现。此外，图5C中的对映电路530和图5D中的扩充2B1T编码表仅描述了本发明的一实施例，并非用以限定对映电路或传输器的形式。

[0097] 在一实施例中，用于高速多电平数据传输的方法为4B1Q方法，其中具有四位元(4B)长度的信号可以四个四进制(quaternary)电平数据(1Q)的排列组合形式同时进行传输，且此4B1Q方法将参考图6至图8详述如下。

[0098] 参考图6，图6为根据本发明的一实施例所绘示用于高速多电平数据传输的4B1Q方法的流程图。具有四位元(4B)长度的数据信号分别自四个数据传输通道中以四个四进制信号(1Q)的形式同时进行传输。如图6所示，4B1Q的方法包含于步骤S610中依据一编码表将欲传输的数据信号编码为第一、第二、第三和第四四进制信号。

[0099] 第一、第二、第三以及第四四进制信号经设定使得第一、第二、第三以及第四四进制信号的每一个具有三个信号电平，而同时第一、第二、第三以及第四四进制信号的每一个具有一信号电平不同于第一、第二、第三以及第四四进制信号的其他三个。就其本身而论，第一、第二、第三以及第四四进制信号的累进信号电平为零，因此在数据传输期间不会有电磁干扰(EMI)的发生。

[0100] 根据本发明的一实施例，数据信号首先经由转换成为二进制数据区段串流，且每个二进制数据区段具有四位元(即第一位元、第二位元、第三位元以及第四位元)的数据长度。例如，每个二进制数据区段可由第一位元、第二位元、第三位元以及第四位元的16个二进制排列组合的其中之一来表示，上述16个二进制排列组合为(0000)、(0001)、(0010)、…、以及(1111)。例如，对二进制数据区段“0101”而言，二进制数据区段的第一位元为“0”，二进制数据区段的第二位元为“1”，二进制数据区段的第三位元为“0”，二进制数据区段的第四位元为“1”。如下述所定义，二进制数据区段串流接着依据编码表对映到第一、第二、第三以及第四四进制信号。

[0101] 对于4B1Q数据传输方式而言，四个四进制电平数据经提供，且四个四进制电平数据的每一个具有一电平不同于四个四进制电平数据的其他三个的电平。如图7所示，四个四进制电平数据包含+3电平数据、+1电平数据、-1电平数据以及-3电平数据，且每个四进制电平数据之间的信号电平皆相同电平为2，而因此四个四进制电平数据的累进信号电平为零。于本发明实作上，其他数值也可经分配成为上述数据电平，故在此不以上述为限。由于所有的四个四进制电平数据具有不同的信号电平，因此四个四进制电平数据的排列组合产生了24个四进制排列组合，如图7的表中所示的(A,B,C,D)。

[0102] 如上所揭示，四个四进制电平数据的排列组合(A,B,C,D)用以对具有四位元长度的信号进行编码。在所有的24个四进制排列组合中的16个排列组合用以编码四进制信号，这16个数据排列组合的每一个对应至0000(十进制数字为0)和1111(十进制数字为15)之间的二进制数字，而24个四进制排列组合中的另外8个四进制排列组合用以作为控制码。如图7的表中所示，前16个四进制排列组合用于数据编码，而其他8个四进制排列组合用以作为控制码。例如，从“0000”至“1111”的二进制数字(BIN)分别对应到从“0”至“15”的十进制数字(DEC)，而16个数据排列组合中的每一个对应到0000(十进制数字为0)和1111(十进制数字为15)之间的二进制数字。数据排列组合和二进制数字之间的对应关系定义了如图7所示的4B1Q编码表。

[0103] 如图7所示，一旦4B1Q编码表经定义后，二进制数据区段串流会根据编码表对映至第一、第二、第三以及第四四进制信号A、B、C以及D。例如，根据4B1Q编码表，二进制数据区段“0111”经编码成为具有第一四进制信号A＝1、第二四进制信号B＝3、第三四进制信号C＝-1以及第四四进制信号D＝-3的排列组合(1,3,-1,-3)。图8A根据本发明实施例绘示一种用于高速多电平数据传输的4B1Q系统中编码器的示意图。相应数据排列组合(A,B,C,D)的每一个可以视为第一个四进制信号A、第二个四进制信号B、第三个四进制信号C以及第四个四进制信号D的对应状态。例如，在对应的数据排列组合(1,3,-1,-3)中，第一个四进制信号A为1，第二个四进制信号B为3，第三个四进制信号C为-1，第四个四进制信号D为-3。

[0104] 接着于图6的步骤S620中，经编码的第一、第二、第三以及第四四进制信号A、B、C以及D分别自四个数据传输通道810、812、814以及816同时进行传输。相似地，四个数据传输通道810、812、814以及816可为导线、数据总线、光纤或无线数据传输装置。

[0105] 在图6中的步骤S630，通过四个数据传输通道810、812、814以及816传输的第一、第二、第三以及第四四进制信号A、B、C以及D，可经解码(例如通过图8B所示的解码器)成为数据信号。根据本实施例，经传输的第一、第二、第三以及第四四进制信号A、B、C以及D解码(或恢复)至数据信号的过程可以经由比较这些传输的四进制信号A、B、C以及D所实现。

[0106] 在一实施例中，具体二进制数据区段与其所对应的数据排列组合(意即：经传输的四个四进制信号A、B、C以及D)之间的关如图7的解码表所示，其中第一个四进制信号A减去第二个四进制信号B对应到二进制数据区段的第一位元，第一个四进制信号A减去第三个四进制信号C对应到二进制数据区段的第二位元，第一个四进制信号A减去第四个四进制信号D对应到二进制数据区段的第三位元。此外，第二个四进制信号B减去第三个四进制信号C对应到第一中间位元，第二个四进制信号B减去第四个四进制信号D对应到第二中间位元，第三个四进制信号C减去第四个四进制信号D对应到第三中间位元，而对第一、第二以及第三中间位元进行XOR运算会产生二进制数据区段的第四位元。四进制信号的比较与二进制数据信号区段的位元之间的对应关系可经由比较器来完成。具体而言，如果四进制信号的比较产生一正值，对应的位元为“1”，而如果四进制信号的比较产生一负值，对应的位元则为“0”。例如，在对应的数据排列组合(1,3,-1,-3)中，第一个四进制信号A减去第二个四进制信号B为一负值，其对应于二进制数据区段“0111”的第一位元“0”；第一个四进制信号A减去第三个四进制信号C为一正值，其对应于二进制数据区段“0111”的第二位元“1”；第一个四进制信号A减去第四个四进制信号D为一正值，其对应于二进制数据区段“0111”的第三位元“1”。第二个四进制信号B减去第三个四进制信号C为一正值，其对应于第一中间位元“1”；第二个四进制信号B减去第四个四进制信号D为一正值，其对应于第二中间位元“1”；第三个四进制信号C减去第四个四进制信号D也为一正值，其对应于第三中间位元“1”；而对第一、第二以及第三中间位元的XOR运算为1，其对应于二进制数据区段“0111”的第四位元“1”。

[0107] 在一实施例中，解码的过程可以比较器和XOR门(例如图8B所示的比较器850、851、852、853、854和855，以及XOR门856)来完成。第一比较器850比较第一个四进制信号A和第二个四进制信号B，以取得二进制数据区段的第一位元bn[3]；第二比较器851比较第一个四进制信号A和第三个四进制信号C，以取得二进制数据区段的第二位元bn[2]；
第三比较器852比较第一个四进制信号A和第四个四进制信号D，以取得二进制数据区段的第三位元bn[1]；第四比较器853比较第二个四进制信号B和第三个四进制信号C，以取得二进制数据区段的第一中间位元；第五比较器854比较第二个四进制信号B和第四个四进制信号D，以取得二进制数据区段的第二中间位元；第六比较器855比较第三个四进制信号C和第四个四进制信号D，以取得二进制数据区段的第三中间位元。接着XOR门856再对第一、第二和第三中间位元实行XOR运算以取得二进制数据区段的第四位元bn[0]。

[0108] 根据本发明的实施例，二十四个四进制排列组合(A,B,C,D)中只有十六个排列组合用于数据排列组合，其余8个四进制排列组合用以作为控制码。

[0109] 使用指令码的一个例子即为提供高速数据传输的时钟脉冲数据回复(CDR)。如上所揭示，时钟脉冲数据回复可由延迟锁定回路(DLL)或锁相回路(PLL)达成。

[0110] 图9A根据本发明实施例绘示一种4B1Q延迟锁定回路(DLL)嵌入式时钟脉冲信号传递的示意图。相似于图4A中的延迟锁定回路(DLL)时钟脉冲信号传递，在此是以具有8位元画素数据长度的RGB数据中每一个作为一个例子。如图9A所示，每个二进制数据区段902是包含第一个四进制信号A、第二个四进制信号B、第三个四进制信号C以及第四个四进制信号D的数据排列组合。一指令码在12个二进制数据区段的前插入作为指令区段904，以形成一封包。每个二进制数据区段902和每个指令区段904皆需周期T，故整个封包需周期(12+1)T。在此例中，当延迟锁定回路(DLL)接收到指令区段904时，延迟锁定回路(DLL)会产生12个时钟脉冲信号CLK1、CLK2、…、CLK12，而每一时钟脉冲信号对应到封包内二进制数据区段902的其中的一。由于指令区段904是以指令码的形式存在(意即它包含第一个四进制信号A、第二个四进制信号B、第三个四进制信号C以及第四个四进制信号D)，所以指令区段904可由已存在的逻辑电路(例如图8B中所示的比较器850至855和XOR门
856)所辨识。因此，时钟脉冲数据回复(CDR)可借着延迟锁定回路(DLL)时钟脉冲信号传递而达成。

[0111] 图9B根据本发明的实施例绘示一种4B1Q锁相回路(PLL)嵌入式时钟脉冲信号的示意图。相似于图4B中的锁相回路(PLL)时钟脉冲信号传递，如图9B所示，每个二进制数据区段902是包含第一个四进制信号A、第二个四进制信号B、第三个四进制信号C以及第四个四进制信号D的数据排列组合。当连续的二进制数据区段超过一预定的运行长度周期时，指令码便会插入欲传输的信号中。前述预定的运行长度周期可经设定为3T(意即3个二进制数据区段902的周期)，而若运行长度超过3T(在此，3个连续的二进制数据区段902均相同)，指令码会经插入作为指令区段904。以此方法，指令区段904会在锁相回路(PLL)数据串流中更常出现，而时钟脉冲数据回复(CDR)则可借着锁相回路(PLL)时钟脉冲信号传递来达成。

[0112] 如图7的表所示，在一实施例中，当其他8个排列组合中任何一个用以作为指令码时，第一、第二以及第三比较器850、851、852和XOR门856所运算出来的结果可能与取自数据排列组合其中之一的结果一样。例如，指令码(-3,1,3,-1)(以”Command#1”表示)会产生与数据排列组合(-3,-1,1,3)一样的结果，其对应到二进制数据区段“0000”。因此，每个指令码都可能会经误认为代表对应的二进制数据区段的数据排列组合。为防止此种混淆，可提供附加步骤以分辨数据排列组合和指令码。例如，自第四、第五和第六比较器853、854和855取得的第一、第二和第三中间位元可用以确认经传输的排列组合是否为数据排列组合或指令码。因此，就可避免数据排列组合与指令码之间的混淆。

[0113] 参照图10A和图10B，这两图分别根据本发明实施例绘示的用于高速多电平数据传输的4B1Q系统中传输器与接收器的示意图。如图10A所示，传输器包含编码器1090、锁相回路(PLL电路)1040以及四个前馈均衡器(FFE)1060。具体来说，编码器1090包含解多路复用器(DMUX)1020以及对映电路1030，其中对映电路1030电性耦接解多路复用器1020。此外，四个数据传输通道(包含第一数据传输通道1010、第二数据传输通道1012、第三数据传输通道1014以及第四数据传输通道1016)分别连接四个前馈均衡器1060。如图10B所示，接收器包含第一比较器1050、第二比较器1051、第三比较器1052、第四比较器
1053、第五比较器1054、第六比较器1055、XOR门1056、四个D型正反器(DFF)1070以及时钟脉冲数据回复(CDR)电路1080。第一比较器1050电性耦接第一数据传输通道1010和第二数据传输通道1012，第二比较器1051电性耦接第一数据传输通道1010和第三数据传输通道1014，第三比较器1052电性耦接第一数据传输通道1010和第四数据传输通道1016，第四比较器1053电性耦接第二数据传输通道1012和第三数据传输通道1014，第五比较器
1054电性耦接第二数据传输通道1012和第四数据传输通道1016，而第六比较器1055电性耦接第三数据传输通道1014和第四数据传输通道1016，XOR门1056电性耦接第四比较器
1053、第五比较器1054和第六比较器1055。

[0114] 在传输器端，编码器1090用以转换数据信号为具有四位元数据长度的二进制数据信号，也就是编码为对应的第一、第二、第三以及第四四进制信号A、B、C以及D。具体而言，DMUX 1020用以接收数据串流并将数据串流转换成为多个二进制数据区段(意即，转换每个二进制数据信号成为第一位元bn[3]、第二位元bn[2]第三位元bn[1]和第四位元bn[0])，并且接着输出第一位元bn[3]、第二位元bn[2]第三位元bn[1]和第四位元bn[0]至对映电路1030。对映电路1030接着根据图7所示的编码表将接收的第一位元bn[3]、第二位元bn[2]第三位元bn[1]和第四位元bn[0]转换或对映至对应的第一、第二、第三以及第四个四进制信号A、B、C以及D。

[0115] 在一实施例中，PLL电路1040用于时钟脉冲的控制。具体而言，PLL电路1040提供时钟脉冲信号(例如上述的指令码)用于时钟脉冲信号传递。四个FFEs 1060用于第一、第二、第三以及第四四进制信号A、B、C以及D的前馈控制。锁相回路电路1040和前馈均衡器1060的使用为本领域普通技术人员所熟知，故于此不再赘述。

[0116] 第一数据传输通道1010、第二数据传输通道1012、第三数据传输通道1014以及第四数据传输通道1016用以分别自传输器端传输第一、第二、第三以及第四四进制信号A、B、C以及D至接收器端。

[0117] 在接收器端，第一比较器1050接收第一个四进制信号A以及第二个四进制信号B，并根据第一个四进制信号A和第二个四进制信号B之间的比较结果产生二进制数据信号的第一位元bn[3]。更具体而言，如果第一个四进制信号A减去第二个四进制信号B为一正值，第一位元bn[3]为“1”，而如果第一个四进制信号A减去第二个四进制信号B为一负值，第一位元bn[3]则为“0”。相似地，第二比较器1051接收第一个四进制信号A以及第三个四进制信号C，并根据第一个四进制信号A以及第三个四进制信号C间的比较结果产生二进制数据信号的第二位元bn[2]；第三比较器1052接收第一个四进制信号A以及第四个四进制信号D，并根据第一个四进制信号A以及第四个四进制信号D间的比较结果产生二进制数据信号的第三位元bn[1]；第四比较器1053接收第二个四进制信号B以及第三个四进制信号C，并根据第二个四进制信号B以及第三个四进制信号C间的比较结果产生第一中间位元；第五比较器1054接收第二个四进制信号B以及第四个四进制信号D，并根据第二个四进制信号B以及第四个四进制信号D间的比较结果产生第二中间位元；第六比较器1055接收第三个四进制信号C以及第四个四进制信号D，并根据第三个四进制信号C以及第四个四进制信号D间的比较结果产生第三中间位元。此外，XOR门1056接收第一、第二以及第三中间位元，并且根据第一、第二以及第三中间位元的XOR运算结果产生二进制数据信号的第四位元bn[0]。

[0118] 在图10B中，时钟脉冲数据回复电路1080接收由第一比较器1050传来的第一位元bn[3]，由第五比较器1054传来的第二中间位元，以及由第六比较器1055传来的第三中间位元，以产生时钟脉冲信号CLK。如图7所示，第一位元、第二中间位元以及第三中间位元已足够用来分辨数据排列组合和指令码。然而，前述电路仍可经由重新设计使得时钟脉冲数据回复电路1080接收第一、第二以及第三位元和第一、第二以及第三中间位元的任何一种组合，只要此组合能足以分辨数据排列组合和指令码。如上所揭示，时钟脉冲数据回复电路1080可为锁相回路(PLL)电路或延迟锁定回路(DLL)电路。在图10B中，D型正反器1070中的每一个接收时钟脉冲信号CLK以及自其相对应的第一、第二以及第三比较器1050、1051以及1052或XOR门1056所传来的对应位元信号，并输出对应的第一位元bn[3]、第二位元bn[2]、第三位元bn[1]或第四位元bn[0]。D型正反器1070以及时钟脉冲数据回复电路1080的使用为本领域普通技术人员所熟知，故于此不再赘述。

[0119] 如上所揭示，对于2B1T和4B1Q方法和系统而言，附加的时钟脉冲数据回复(CDR)电路用以控制时钟脉冲信号。然而，在一些实施例中，时钟脉冲信号传递可通过排列组合来达成，而不需使用额外的时钟脉冲数据回复(CDR)电路，因此简化了系统中接收器的电路设计。

[0120] 参考图11，图11为根据本发明的一实施例所绘示用于高速多电平数据传输的3B1Q方法的流程图，其中具有三位元(3B)长度的数据信号分别自四个数据传输通道中以四个四进制信号(1Q)的形式同时进行传输。如图11所示，3B1Q方法包含于步骤S1110中根据编码表将欲传输的三位元数据信号编码为第一、第二、第三以及第四四进制信号。

[0121] 第一、第二、第三以及第四四进制信号经设定使得第一、第二、第三以及第四四进制信号的每一个具有三个信号电平，而同时第一、第二、第三以及第四四进制信号的每一个具有一信号电平不同于第一、第二、第三以及第四四进制信号的其他三个。就其本身而论，第一、第二、第三以及第四四进制信号的累进信号电平为零，因此在数据传输期间不会有电磁干扰(EMI)的发生。

[0122] 根据本发明的一实施例，数据信号首先经转换成为二进制数据区段串流，且每个二进制数据区段具有三位元的数据长度。例如，每个二进制数据区段可由第一位元、第二位元以及第三位元的8个二进制排列组合的其中之一来表示，前述8个二进制排列组合为(000)、(001)、(010)、…、以及(111)。例如，对二进制数据区段“010”而言，二进制数据区段的第一位元为“0”，二进制数据区段的第二位元为“1”，而二进制数据区段的第三位元为“0”。如下述所定义，二进制数据区段串流接着根据编码表对映到第一、第二、第三以及第四四进制信号。

[0123] 对于3B1Q数据传输方式而言，四个四进制电平数据经由提供而使四个四进制电平数据的每一个具有一电平不同于四个四进制电平数据的其他三个的电平。如图12所示，四个四进制电平包含+3电平数据、+1电平数据、-1电平数据以及-3电平数据，且每个四进制电平数据之间的信号电平皆为2，因此，四个四进制电平数据的累进信号电平为零。对本发明的实作来说，其他数值也可经分配成为数据电平。由于所有的四个四进制电平数据具有不同的信号电平，四个四进制电平数据的排列组合产生二十四个四进制排列组合，如图12的表中所示的(A,B,C,D)。

[0124] 如上所揭示，四个四进制电平数据的排列组合(A,B,C,D)用以编码具有三位元长度的二进制信号。在所有的二十四个四进制排列组合中的八个排列组合用以编码三位元信号，而八个数据排列组合的每一个对应000(十进制数字为0)和111(十进制数字为7)之间的二进制数字。此外，每个二进制数据区段会有正极性和负极性，因此，如图12所示，二十四个四进制排列组合中的十六个四进制排列组合通过正极性和负极性对三位元信号进行编码，而其余八个四进制排列组合则用以作为控制码。在这十六个排列组合中，八个排列组合对应带有正极性的三位元信号，而另外八个排列组合则对应带有负极性的三位元信号。对于八个正数据排列组合中每一个而言，对应的极性位元是正极性位元，在图12中的表内以“+”表示；而对于八个负数据排列组合中每一个而言，对应的极性位元是负极性位元，在图12中的表内以“-”表示。换句话说，对于每个二进制数字而言，都有一个对应的正数据排列组合和一个对应的负数据排列组合。例如，如图12中所示，二进制数字“111”对应到正数据排列组合(3,1,-1,-3)和负数据排列组合(3,-1,1,-3)，数据排列组合和二进制数字之间的对应关系定义了图12中所示的3B1Q编码表。

[0125] 一旦3B1Q编码表经定义后，根据如图12所示的编码表，二进制数据区段串流就会被对映到第一、第二、第三以及第四四进制信号A、B、C以及D。例如，根据3B1Q编码表，带有正极性的二进制数据区段“010”经编码为具有第一四进制信号A＝-1、第二四进制信号B＝1、第三四进制信号C＝-3以及第四四进制信号D＝3的排列组合(-1,1,-3,3)；而带有负极性的二进制数据区段“010”被编码为具有第一四进制信号A＝-1、第二四进制信号B＝3、第三四进制信号C＝-3以及第四四进制信号D＝1的排列组合(-1,3,-3,1)。

[0126] 图13A根据本发明实施例绘示一种用于高速多电平数据传输的3B1Q系统中编码器的示意图。相似地，对应的数据排列组合(A,B,C,D)中的每一个可以视为第一个四进制信号A、第二个四进制信号B、第三个四进制信号C以及第四个四进制信号D的对应状态。例如，在对应的数据排列组合(1,3,-1,-3)中，第一个四进制信号A为1，第二个四进制信号B为3，第三个四进制信号C为-1，而第四个四进制信号D为-3。

[0127] 接着在图11的步骤S1120中，编码的第一、第二、第三以及第四四进制信号A、B、C以及D分别自四个数据传输通道1310、1312、1314以及1316同时进行传输。相似地，四个数据传输通道1310、1312、1314以及1316可为导线、数据总线、光纤或无线数据传输装置。

[0128] 于图11中的步骤S1130，通过四个数据传输通道1310、1312、1314以及1316传输的第一、第二、第三以及第四四进制信号A、B、C以及D可经解码(例如通过图13B所示的解码器)成为数据信号。根据本实施例，经传输的第一、第二、第三以及第四四进制信号A、B、C以及D解码(或恢复)至数据信号的过程可以经由比较这些传输的四进制信号A、B、C以及D来完成。

[0129] 在一实施例中，具体二进制数据区段和其所对应的数据排列组合之间的关系如图12所示，其中第一个四进制信号A减去第二个四进制信号B对应到二进制数据区段的第一位元，第一个四进制信号A减去第三个四进制信号C对应到二进制数据区段的第二位元，第一个四进制信号A减去第四个四进制信号D对应到二进制数据区段的第三位元，第二个四进制信号B减去第三个四进制信号C对应到第一中间位元，第二个四进制信号B减去第四个四进制信号D对应到第二中间位元，第三个四进制信号C减去第四个四进制信号D对应到第三中间位元，而对第一、第二以及第三中间位元进行XOR运算的结果可取得一极性位元。如图12所示，当极性位元为“-”时，XOR运算结果为“0”，而当极性位元为“+”时，XOR运算结果为“1”。四进制信号的比较和二进制数据信号区段的位元之间的对应关可经由比较器所达成。具体地来说，如果四进制信号的比较产生一正值，对应的位元为“1”；而如果四进制信号的比较产生一负值，对应的位元则为“0”。例如，在对应的数据排列组合(1,3,-1,-3)中，第一个四进制信号A减去第二个四进制信号B为一负值，其对应于二进制数据区段“011”的第一位元“0”；第一个四进制信号A减去第三个四进制信号C为一正值，其对应于二进制数据区段“011”的第二位元“1”；而第一个四进制信号A减去第四个四进制信号D为一正值，其对应于二进制数据区段“011”的第三位元“1”。第二个四进制信号B减去第三个四进制信号C为一正值，其对应于第一中间位元“1”；第二个四进制信号B减去第四个四进制信号D为一正值，其对应于第二中间位元“1”；第三个四进制信号C减去第四个四进制信号D也为一正值，其对应于第三中间位元“1”；而对第一、第二以及第三中间位元的XOR运算为1，其对应于极性位元“+”。换句话说，数据排列组合(1,3,-1,-3)为一正数据排列组合，对应到二进制数据区段“011”。

[0130] 在一实施例中，解码的过程通过比较器和XOR门(如图13B所示的比较器1350、1351、1352、1353、1354和1355，以及XOR门1356)来达成。在例示性实施例中，第一比较器
1350比较第一个四进制信号A和第二个四进制信号B，以取得二进制数据区段的第一位元bn[2]；第二比较器1351比较第一个四进制信号A和第三个四进制信号C，以取得二进制数据区段的第二位元bn[1]；第三比较器1352比较第一个四进制信号A和第四个四进制信号D，以取得二进制数据区段的第三位元bn[0]；第四比较器1353比较第二个四进制信号B和第三个四进制信号C，以取得二进制数据区段的第一中间位元；第五比较器1354比较第二个四进制信号B和第四个四进制信号D，以取得二进制数据区段的第二中间位元；第六比较器1355比较第三个四进制信号C和第三个四进制信号C，以取得二进制数据区段的第三中间位元。XOR门1356对第一、第二和第三中间位元进行XOR运算以取得二进制数据区段的极性位元bn[0]。

[0131] 根据本发明的实施例，二十四个四进制排列组合中只有十六个排列组合用于数据排列组合，其余八个四进制排列组合用以作为控制码。此外，通过适当的编码，对应到数据排列组合的极性位元也可用于提供指令码适用于3B1Q方法。

[0132] 图14是根据本发明实施例绘示一种3B1Q时钟脉冲信号传递的示意图。二进制数据区段的编码可借着交替转换连续的二进制数据区段为对应的正数据排列组合及对应的负数据排列组合来实现。例如，如图14中所示，第一个二进制数据区段1402为“000”，其根据图12的表转换成为正数据排列组合(-3,1,-1,3)；下一个连续的二进制数据区段1404也为“000”，而其根据图12的表转换成为负数据排列组合(-3,-1,1,3)；再下一个连续的二进制数据区段1406又为“000”，而其转换成为正数据排列组合(-3,1,-1,3)。因此，如图14所示，对于三个连续的二进制数据区段1402、1404及1406而言，XOR运算的结果会交替地为1及0。以此方式，数据排列组合的极性位元可用于时钟脉冲信号传递和其他的指令功能，而附加的时钟脉冲数据回复(CDR)电路即可省略。

[0133] 在一实施例中，如图14中的表所示，虽然数据排列组合的极性位元用于时钟脉冲信号传递，但指令码亦可用于其他指令功能。因此，如图12中的表所示，指令码亦须按照具有极性位元的相同编码方法，意指所有八个附加的排列组合包含四个正指令码和四个负指令码，使得相同的指令具有一正指令码和一负指令码。例如，如图14所示，两个连续的指令码1408和1410具有相同的指令C#1，第一指令码1408根据图12的表为(-3,3,1,-1)，且第二指令码1410根据图12的表为(-3,1,3,-1)。

[0134] 此外，当另外的排列组合中任一个作为指令码时，第一、第二以及第三比较器1350、1351以及1352和XOR门1356的运算结果可能和自数据排列组合所取得的结果一样。
例如，以“Command#1”来表示的指令码(-3,1,3,-1)所产生的结果，会与对应到具有极性位元“0”的二进制数据区段“000”的数据排列组合(-3,-1,1,3)所产生的结果相同。因此，每个指令码都可能被误认为代表对应二进制数据区段的数据排列组合。为防止此种混淆，可提供附加的步骤分辨数据排列组合和指令码。例如，自第四、第五和第六比较器1353、1354和1355取得的第一、第二和第三中间位元可用以确认经传输的排列组合是否为数据排列组合或指令码，因此，就可避免数据排列组合与指令码之间的混淆。

[0135] 参照图15A和图15B，其分别根据本发明实施例绘示的用于高速多电平数据传输的3B1Q系统中传输器与接收器的示意图。如图15A所示，传输器包含编码器1590、锁相回路(PLL)电路1540、极性控制器1545以及四个前馈均衡器(FFE)1560。具体而言，编码器1590包含解多路复用器(DMUX)1520以及对映(mapping)电路1530，其中对映电路1530电性耦接解多路复用器1520。此外，四条信号线(包含第一数据传输通道1510、第二数据传输通道1512、第三数据传输通道1514以及第四数据传输通道1516)分别连接四个前馈均衡器
1560。如图15B所示，接收器包含第一比较器1550、第二比较器1551、第三比较器1552、第四比较器1553、第五比较器1554、第六比较器1555、XOR门1556、三个D型正反器(DFF)1570以及另外六个D型正反器(DFF)1580。第一比较器1550电性耦接第一数据传输通道1510和第二数据传输通道1512，第二比较器1551电性耦接第一数据传输通道1510和第三数据传输通道1514，第三比较器1552电性耦接第一数据传输通道1510和第四数据传输通道
1516，第四比较器1553电性耦接第二数据传输通道1512和第三数据传输通道1514，第五比较器1554电性耦接第二数据传输通道1512和第四数据传输通道1516，第六比较器1555电性耦接第三数据传输通道1514和第四数据传输通道1516。并且，XOR门1556电性耦接第四比较器1553、第五比较器1554和第六比较器1555。

[0136] 在传输器端，编码器1590用以将具有三位元数据长度的二进制数据信号转换或编码至对应的第一、第二、第三以及第四个四进制信号A、B、C以及D。具体来说，解多路复用器1520用以接收数据串流并转换数据串流成为多个二进制数据区段，意即，将每个二进制数据信号转换成为第一位元bn[2]、第二位元bn[1]和第三位元bn[0]，并且接着输出第一位元bn[2]、第二位元bn[1]和第三位元bn[0]至对映电路1530。对映电路1530接着根据图12所示的编码表将接收的第一位元bn[2]、第二位元bn[1]和第三位元bn[0]转换或对映为对应的第一、第二、第三以及第四四进制信号A、B、C以及D。

[0137] 锁相回路电路1540和极性控制器1545用于时钟脉冲的控制。具体来说，锁相回路电路1540提供时钟脉冲信号(例如上述的指令码)，用于时钟脉冲信号传递，而极性控制器1545控制对映电路1530输出正数据排列组合或负数据排列组合，四个前馈均衡器1560用于第一、第二、第三以及第四四进制信号A、B、C以及D的前馈控制。锁相回路电路1540、极性控制器1545和前馈均衡器1560的使用为本领域普通技术人员所熟知，故于此不再赘述。

[0138] 第一数据传输通道1510、第二数据传输通道1512、第三数据传输通道1514以及第四数据传输通道1516用以自传输器分别传输第一、第二、第三以及第四四进制信号A、B、C以及D至接收器。

[0139] 在接收器端，第一比较器1550接收第一个四进制信号A以及第二个四进制信号B，并根据第一个四进制信号A和第二个四进制信号B之间的比较结果产生二进制数据信号的第一位元bn[2]。更具体来说，如果第一个四进制信号A减去第二个四进制信号B为一正值，第一位元bn[2]为“1”，而如果第一个四进制信号A减去第二个四进制信号B为一负值，第一位元bn[2]为“0”。相似地，第二比较器1551接收第一个四进制信号A以及第三个四进制信号C，并根据第一个四进制信号A以及第三个四进制信号C间的比较结果产生二进制数据信号的第二位元bn[1]；第三比较器1552接收第一个四进制信号A以及第四个四进制信号D，并根据第一个四进制信号A以及第四个四进制信号D间的比较结果产生二进制数据信号的第三位元bn[0]；第四比较器1553接收第二个四进制信号B以及第三个四进制信号C，并根据第二个四进制信号B以及第三个四进制信号C间的比较结果产生第一中间位元；第五比较器1554接收第二个四进制信号B以及第四个四进制信号D，并根据第二个四进制信号B以及第四个四进制信号D间的比较结果产生第二中间位元；第六比较器1555接收第三个四进制信号C以及第四个四进制信号D，并根据第三个四进制信号C以及第四个四进制信号D间的比较结果产生第三中间位元。此外，XOR门1556接收第一、第二以及第三中间位元，并且根据进行XOR运算于第一、第二以及第三中间位元的结果产生用于时钟脉冲信号CLK的极性位元。由于时钟脉冲信号CLK已提供，故此处毋须时钟脉冲数据回复(CDR)电路。

[0140] 六个D型正反器1580中的三个(此三个在图15B的下方)接收来自XOR门1556的时钟脉冲信号CLK以及来自其相对应的第一比较器1550、第二比较器1551以及第三比较器1552的相应位元信号，并输出对应的带有极性位元1的第一位元bn[2]、第二位元bn[1]和第三位元bn[0]。相似而言，三个D型正反器1570接收来自XOR门1556的时钟脉冲信号CLK以及来自与其相对应的第一比较器1550、第二比较器1551以及第三比较器1552的相应位元信号，并输出对应的第一位元bn[2]、第二位元bn[1]和第三位元bn[0]至其他六个D型正反器1580中的三个(此三个在图15B的上方)，以形成三组移位暂存器，用于带有极性位元0的第一位元bn[2]、第二位元bn[1]和第三位元bn[0]的输出。因此，XOR门1556以及D型正反器1570和D型正反器1580实质上代替了CDR电路。D型正反器1570和D型
正反器1580的使用为本领域普通技术人员所熟知，故于此不再赘述。

[0141] 参考图16，图16为根据本发明的一实施例所绘示用于高速多电平数据传输的M位元和N电平方法的流程图。根据此方法，具有M位元长度的数据信号分别经由N个数据传输通道以N个多电平信号的形式同时进行传输。

[0142] 具体而言，在图16中的步骤S1610，依照编码表将欲传输的数据信号编码为N个多电平信号。N个多电平信号经设定使得每个多电平信号具有N个信号电平，而同时每个多电平信号具有一信号电平不同于其他(N-1)个多电平信号。更佳的是，N个多电平信号的累进信号电平为零。由于所有N个多电平信号的信号电平彼此相异，排列组合N个多电平信号的信号电平产生P(N,N)个多电平排列组合，其中P(N,N)＝N！＝N×(N-1)×(N-2)×…×1。举例来说，若N个多电平信号为三进制电平数据，则用(N＝3)，P(3,3)＝6，意指能取得六个三进制排列组合；若N个多电平信号为四进制电平数据，则用(N＝4)，P(4,4)＝24，意指能取得24个四进制排列组合。

[0143] 在一实施例中，数据信号首先转换成为二进制数据区段串流，每个具有M位元的数据长度的二进制数据区段包含第一、第二、…和第M位元，其中M、N为整数，N≧2，M≧2，且N！>2M，且其中每个二进制数据区段串流对应到第一、第二、…和第M位元的2M二进制排列组合中的一个。接着，编码表经定义后，使得第一、第二、…和第M位元的2M二进制排列组合分别对应到N个多电平信号的信号电平的P(N,N)个多电平排列组合中的2M多电平排列组合。此外，其他N个多电平信号的信号电平的P(N,N)个多电平排列组合的(N！-2M)个多电平排列组合作为控制码。相似地，一旦编码表经定义后，二进制数据区段串流就能根据已定义下来的编码表对映至N个多电平信号。

[0144] 在图16步骤S1620中，N个多电平信号分别通过第一、第二、…第N数据传输通道自数据传输系统的传输器端同时进行传输至接收器端。

[0145] 步骤S1630中，传输的N个多电平信号接着经解码成为数据信号。在一实施例中，解码过程通过对通过N个数据传输通道中二个进行传输的N多电平信号的任二个进行比较，以基于此二相应多电平信号的比较结果取得每个二进制数据区段的M位元中的相对位元。

[0146] 图17是根据本发明实施例所绘示一种用于高速多电平数据传输的系统示意图。本系统包含编码器1790、N个数据传输通道1710、锁相回路电路1740、至少M个比较器1750以及多个前馈均衡器1760。具体来说，编码器1790包含解多路复用器1720和对映电路
1730，其中对映电路1730电性耦接解多路复用器1720。

[0147] 编码器1790用以转换一具有M位元数据长度的二进制数据信号以对应N个多电平信号，其中2M

[0148] 锁相回路电路1740用于时钟脉冲的控制。具体而言，锁相回路电路1740提供用于时钟脉冲信号传递的时钟脉冲信号至对映电路1730上，而前馈均衡器1560用于多电平信号的前馈控制。

[0149] N个数据传输通道1710电性耦接前馈均衡器1760以分别传输N个多电平信号。N个数据传输通道1710可为导线、数据总线、光纤或无线数据传输装置，且至少M个比较器
1750连接到N个数据传输通道1710。在一实施例中，每个比较器1750连接至N个数据传输通道1710的其中两个以接收自两个数据传输通道1710进行传输的两个多电平信号，其中至少M个比较器基于多电平信号间的比较结果产生每个二进制数据信号的所有M位元。

[0150] 简言之，本发明详述了高速数据传输的方法和系统，除此之外，可将二进制数据信号编码为自多电平传输通道传输的多个多电平信号，因此使得数据传输率能显著增加。并且，由于所有的多电平信号具有不同于其他多电平信号的信号电平，于此不需要提供附加的参考电压作为参考信号以在接收器端进行解码多电平信号，显著降低了电路设计的复杂度。

[0151] 虽然本发明已以实施方式揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。