用于减小高-k介电层和III-V族化合物半导体器件之间的费米能级牵制的（110）表面定向转让专利
申请号 : CN201210167343.8
文献号 : CN103123930B
文献日 : 2016-05-25
发明人 : 郑兆钦 , 柯志欣 , 万幸仁
申请人 : 台湾积体电路制造股份有限公司
摘要 :
本发明公开了一种具有改进的器件性能的器件及其制造方法。示例性器件包括III-V族化合物半导体衬底，该III-V族化合物半导体衬底包括具有（110）晶体定向的表面、以及设置在III-V族化合物半导体衬底上方的栅叠层。栅叠层包括：设置在具有（110）晶体定向的表面上方的高-k介电层、以及设置在高-k介电层上方的栅电极。本发明还提供了用于减小高-k介电层和III-V族化合物半导体器件之间的费米能级牵制的（110）表面定向。
权利要求 :
1.一种集成电路器件，包括：
III-V族化合物半导体衬底，包括具有(110)晶体定向的表面；以及栅叠层，设置在所述III-V族化合物半导体衬底上方，其中，所述栅叠层包括：高-k介电层，设置在具有所述(110)晶体定向的所述表面上方，以及栅电极层，设置在所述高-k介电层上方，所述高-k介电层和具有所述(110)晶体定向的所述表面之间的界面没有所述III-V族化合物半导体衬底的本征氧化物。
2.根据权利要求1所述的集成电路器件，其中，所述III-V族化合物半导体衬底是InAs衬底。
3.根据权利要求1所述的集成电路器件，其中，所述高-k介电层包括氧化铪(HfO2)和氧化铝(Al2O3)中的一种。
4.根据权利要求1所述的集成电路器件，其中，所述栅叠层没有界面氧化物层，所述界面氧化物层设置在所述高-k介电层和具有所述(110)晶体定向的所述表面之间。
5.根据权利要求1所述的集成电路器件，进一步包括：源极区和漏极区，所述源极区和所述漏极区设置在所述III-V族化合物半导体衬底中，其中，所述栅叠层介于所述源极区和所述漏极区之间。
6.一种集成电路器件，包括：
III-V族化合物半导体衬底，包括鳍结构，其中，所述鳍结构包括：具有(100)晶体定向的顶面和具有(110)晶体定向的侧壁表面；
栅极结构，横穿所述鳍结构，所述栅极结构横穿所述鳍结构的源极区和漏极区，使得沟道区被限定在所述源极区和所述漏极区之间；以及其中：
硬掩模层设置在具有所述(100)晶体定向的所述鳍结构的所述顶面上方的所述沟道区中，以及所述栅极结构包括栅极介电层和栅电极，所述栅极介电层设置在所述硬掩模层和具有所述(110)晶体定向的所述鳍结构的所述侧壁表面上方，并且所述栅电极设置在所述栅极介电层上方，其中，所述栅极介电层和具有所述(110)晶体定向的所述鳍结构的所述侧壁表面之间的界面没有所述III-V族化合物半导体衬底的本征氧化物。
7.根据权利要求6所述的集成电路器件，其中，所述III-V族化合物半导体衬底是InAs衬底。
8.根据权利要求6所述的集成电路器件，其中，所述栅极介电层设置在具有所述(110)晶体定向的所述鳍结构的所述侧壁表面上。
9.根据权利要求6所述的集成电路器件，其中，所述硬掩模层包括：基于氧化物的介电材料和基于氮化物的介电材料中的一种。
10.根据权利要求6所述的集成电路器件，其中，所述栅极介电层包括高-k介电材料。
11.根据权利要求10所述的集成电路器件，其中，所述高-k介电材料包括HfO2和Al2O3中的一种。
12.根据权利要求6所述的集成电路器件，其中，所述栅极介电层和具有所述(110)晶体定向的所述鳍结构的所述侧壁表面之间的界面没有界面氧化物层。
13.一种制造集成电路器件的方法，包括：
提供III-V族化合物半导体材料，所述III-V族化合物半导体材料包括具有(110)晶体定向的表面；
去除设置在具有所述(110)晶体定向的所述表面上方的本征氧化物；以及在去除本征氧化物之后，在所述III-V族化合物半导体材料上方形成栅叠层，其中，形成所述栅叠层包括：在具有所述(110)晶体定向的所述表面上方形成高-k介电层，以及形成设置在所述高-k介电层上方的栅电极，
其中，所述高-k介电层和具有所述(110)晶体定向的所述表面之间的界面没有所述III-V族化合物半导体衬底的本征氧化物。
14.根据权利要求13所述的制造集成电路器件的方法，其中，提供包括具有所述(110)晶体定向的所述表面的所述III-V族化合物半导体材料包括：提供包括具有(110)晶体定向的表面的InAs衬底。
15.根据权利要求13所述的制造集成电路器件的方法，其中，去除在具有所述(110)晶体定向的所述表面上方设置的本征氧化物包括：通过盐酸(HCl)溶液清洗具有所述(110)晶体定向的所述表面。
16.根据权利要求13所述的制造集成电路器件的方法，其中，在具有所述(110)晶体定向的所述表面上方形成所述高-k介电层包括：实施原子层沉积工艺，以形成Al2O3层和HfO2层中的一种。
17.根据权利要求16所述的制造集成电路器件的方法，其中，在具有所述(110)晶体定向的所述表面上方形成所述高-k介电层进一步包括：在实施所述原子层沉积工艺之前，通过三甲基铝TMA(Al(CH3)3)前体气体或四双(乙基甲基氨)铪TEMAH前体气体预处理具有所述(110)晶体定向的所述表面。
18.根据权利要求13所述的制造集成电路器件的方法：
其中，提供包括具有所述(110)晶体定向的所述表面的所述III-V族化合物半导体材料包括：提供鳍结构，所述鳍结构包括具有(100)晶体定向的顶面和具有(110)晶体定向的侧壁表面；以及进一步包括：在形成所述栅叠层之前，在具有所述(100)晶体定向的所述顶面上方形成硬掩模层。
说明书 :
用于减小高-k介电层和III-V族化合物半导体器件之间的费
米能级牵制的（110）表面定向
技术领域
[0001] 本发明一般地涉及半导体领域，更具体地来说，涉及具有改进的器件性能的器件及其制造方法。
背景技术
[0002] 半导体集成电路（IC）工业经历了快速发展。IC材料和设计方面的技术进步产生了多代IC，其中，每一代都比前一代具有更小和更复杂的电路。这些进步增加了处理和制造IC
的复杂性，并且对于将被实现的这些进步，需要IC处理和制造的类似发展。在IC演进的过程
中，在几何尺寸（即，可以使用制造工艺产生的最小组件（或线））减小的同时，函数密度（即，每单位芯片面积的互连器件的数量）通常增加。该按比例缩小处理通常通过增加生产效率
并且降低相关成本来提供优势。这样的按比例缩小还提出用于制造和处理IC器件的重大挑
战。例如，当与基于硅的沟道器件相比较时，引入基于III-V族半导体材料的沟道器件可以
提供改进的器件性能。然而，在III-V族半导体材料和绝缘体材料（诸如，栅极介电层）之间实现电无源界面（electrically passive interface）证明很难。即使不比基于硅的沟道器
件更糟，这样的界面也通常会显示电有源缺陷，从而导致基于III-V族半导体材料的沟道器
件也与基于硅的沟道器件类似地实施。从而，虽然现有的基于III-V族半导体材料的沟道器
件及其制造方法通常适用于它们的期望目的，但是随着器件继续按比例缩小，它们已经不
能在所有方面完全满足要求。
的复杂性，并且对于将被实现的这些进步，需要IC处理和制造的类似发展。在IC演进的过程
中，在几何尺寸（即，可以使用制造工艺产生的最小组件（或线））减小的同时，函数密度（即，每单位芯片面积的互连器件的数量）通常增加。该按比例缩小处理通常通过增加生产效率
并且降低相关成本来提供优势。这样的按比例缩小还提出用于制造和处理IC器件的重大挑
战。例如，当与基于硅的沟道器件相比较时，引入基于III-V族半导体材料的沟道器件可以
提供改进的器件性能。然而，在III-V族半导体材料和绝缘体材料（诸如，栅极介电层）之间实现电无源界面（electrically passive interface）证明很难。即使不比基于硅的沟道器
件更糟，这样的界面也通常会显示电有源缺陷，从而导致基于III-V族半导体材料的沟道器
件也与基于硅的沟道器件类似地实施。从而，虽然现有的基于III-V族半导体材料的沟道器
件及其制造方法通常适用于它们的期望目的，但是随着器件继续按比例缩小，它们已经不
能在所有方面完全满足要求。
发明内容
[0003] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一 种器件，包括：III-V族化合物半导体衬底，包括具有（110）晶体定向的表面；以及栅叠层，设置在所述III-V族化合物半导体衬底上方，其中，所述栅叠层包括：高-k介电层，设置在具有所述
（110）晶体定向的所述表面上方，以及栅电极层，设置在所述高-k介电层上方。
（110）晶体定向的所述表面上方，以及栅电极层，设置在所述高-k介电层上方。
[0004] 在该器件中，所述III-V族化合物半导体衬底是InAs衬底。
[0005] 在该器件中，所述高-k介电层和具有所述（110）晶体定向的所述表面之间的界面基本没有所述III-V族化合物半导体衬底的本征氧化物。
[0006] 在该器件中，所述高-k介电层包括氧化铪（HfO2）和氧化铝（Al2O3）中的一种。
[0007] 在该器件中，所述栅叠层没有界面氧化物层，所述界面氧化物层设置在所述高-k介电层和具有所述（110）晶体定向的所述表面之间。
[0008] 该器件进一步包括：源极区和漏极区，所述源极区和所述漏极区设置在所述III-V族化合物半导体衬底中，其中，所述栅叠层介于所述源极区和所述漏极区之间。
[0009] 根据本发明的另一方面，提供了一种集成电路器件，包括：III-V族化合物半导体衬底，包括鳍结构，其中，所述鳍结构包括：具有（100）晶体定向的顶面和具有（110）晶体定向的侧壁表面；栅极结构，横穿所述鳍结构，所述栅极结构横穿所述鳍结构的源极区和漏极
区，使得沟道区被限定在所述源极区和所述漏极区之间；以及其中：硬掩模层设置在具有所
述（100）晶体定向的所述鳍结构的所述顶面上方的所述沟道区中，以及所述栅极结构包括
栅极介电层和栅电极，所述栅极介电层设置在所述硬掩模层和具有所述（110）晶体定向的
所述鳍结构的所述侧壁表面上方，并且所述栅电极设置在所述栅极介电层上方。
区，使得沟道区被限定在所述源极区和所述漏极区之间；以及其中：硬掩模层设置在具有所
述（100）晶体定向的所述鳍结构的所述顶面上方的所述沟道区中，以及所述栅极结构包括
栅极介电层和栅电极，所述栅极介电层设置在所述硬掩模层和具有所述（110）晶体定向的
所述鳍结构的所述侧壁表面上方，并且所述栅电极设置在所述栅极介电层上方。
[0010] 在该集成电路器件中，所述III-V族化合物半导体衬底是InAs衬底。
[0011] 在该集成电路器件中，所述栅极介电层设置在具有所述（110）晶体定向的所述鳍结构的所述侧壁表面上。
[0012] 在该集成电路器件中，所述栅极介电层和具有所述（110）晶体定向的所述鳍结构的所述侧壁表面之间的界面基本没有所述III-V族化合物半导体衬底的本征氧化物。
[0013] 在该集成电路器件中，所述硬掩模层包括：基于氧化物的介电材料和基于氮化物的介电材料中的一种。
[0014] 在该集成电路器件中，所述栅极介电层包括高-k介电材料。
[0015] 在该集成电路器件中，所述高-k介电材料包括HfO2和Al2O3中的一种。
[0016] 在该集成电路器件中，所述栅极介电层和具有所述（110）晶体定向的所述鳍结构的所述侧壁表面之间的界面基本没有界面氧化物层。
[0017] 根据本发明的又一方面，提供了一种方法，包括：提供III-V族化合物半导体材料，所述III-V族化合物半导体材料包括具有（110）晶体定向的表面；去除设置在具有所述
（110）晶体定向的所述表面上方的本征氧化物；以及在去除本征氧化物之后，在所述III-V
族化合物半导体材料上方形成栅叠层，其中，形成所述栅叠层包括：在具有所述（110）晶体定向的所述表面上方形成高-k介电层，以及形成设置在所述高-k介电层上方的栅电极。
（110）晶体定向的所述表面上方的本征氧化物；以及在去除本征氧化物之后，在所述III-V
族化合物半导体材料上方形成栅叠层，其中，形成所述栅叠层包括：在具有所述（110）晶体定向的所述表面上方形成高-k介电层，以及形成设置在所述高-k介电层上方的栅电极。
[0018] 在该方法中，提供包括具有所述（110）晶体定向的所述表面的所述III-V族化合物半导体材料包括：提供包括具有（110）晶体定向的表面的InAs衬底。
[0019] 在该方法中，去除在具有所述（110）晶体定向的所述表面上方设置的本征氧化物包括：通过盐酸（HCl）溶液清洗具有所述（110）晶体定向的所述表面。
[0020] 在该方法中，在具有所述（110）晶体定向的所述表面上方形成所述高-k介电层包括：实施原子层沉积工艺，以形成Al2O3层和HfO2层中的一种。
[0021] 在该方法中，在具有所述（110）晶体定向的所述表面上方形成所述高-k介电层进一步包括：在实施所述原子层沉积工艺之前，通过TMA（三甲基铝（Al(CH3)3））前体气体或TEMAH（四双(乙基甲基氨)铪）前体气体预处理具有所述（110）晶体定向的所述表面。
[0022] 在该方法中，提供包括具有所述（110）晶体定向的所述表面的所述III-V族化合物半导体材料包括：提供鳍结构，所述鳍结构包括具有（100）晶体定向的顶面和具有（110）晶体定向的侧壁表面；以及进一步包括：在形成所述栅叠层之前，在具有所述（100）晶体定向的所述顶面上方形成硬掩模层。
附图说明
[0023] 当结合附图进行时，通过以下详细描述最好地理解本发明。需要强调的是，根据工业中的标准实践，多个部件没有按比例绘制并且仅用于说明目的。事实上，为了论述的清楚
起见，多个部件的尺寸可以任意地增加或减小。
起见，多个部件的尺寸可以任意地增加或减小。
[0024] 图1是根据本发明的多个方面的集成电路器件的示意性横截面图。
[0025] 图2A是集成电路器件的透视图，并且图2B是根据本发明的多个方面的沿着线2A-2A的图2A的集成电路器件的示意性横截面图。
[0026] 图3是根据本发明的多个方面的用于制造诸如图1的集成电路器件的集成电路器件的方法的流程图。
具体实施方式
[0027] 以下发明提供用于实现本发明的不同部件的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，以下说明中的第一部件形成在第二部件上或上方可以包括第一和第二部件直接接触形成的
实施例，并且还可以包括额外部件可以形成在第一和第二部件之间，使得第一和第二部件
可以不直接接触的实施例。另外，本发明可以在多个实例中重复参考数字和/或字母。该重
复用于简单和清楚的目的并且其本身没有指定所论述的各个实施例和/或配置之间的关
系。
实施例，并且还可以包括额外部件可以形成在第一和第二部件之间，使得第一和第二部件
可以不直接接触的实施例。另外，本发明可以在多个实例中重复参考数字和/或字母。该重
复用于简单和清楚的目的并且其本身没有指定所论述的各个实施例和/或配置之间的关
系。
[0028] 图1是根据本发明的多个方面的部分或整个器件100的示意性横截面图。为了清楚起见，简化了图1，以更好地理解本发明的发明概念。在实例中，器件100是金属氧化物半导
体电容器（MOSCAP）。在另一实例中，器件100是场效应晶体管，诸如，平面金属氧化物半导体场效应晶体管（MOSFET）、双栅极MOSFET、或三栅极MOSFET。器件100可以包括：存储单元和/或逻辑电路；无源部件，诸如，电阻器、电容器、电感器、和/或熔丝；有源部件，诸如，n-沟道场效应晶体管（NFET）、p-沟道场效应晶体管（PFET）、金属氧化物半导体场效应晶体管
（MOSFET）、互补金 属氧化物半导体晶体管（CMOS）、高压晶体管、和/或高频晶体管；其他合适部件；或其结合。在器件100中可以添加额外部件，并且可以替换或删除用于器件100的另
外实施例的以下描述的一些部件。
体电容器（MOSCAP）。在另一实例中，器件100是场效应晶体管，诸如，平面金属氧化物半导体场效应晶体管（MOSFET）、双栅极MOSFET、或三栅极MOSFET。器件100可以包括：存储单元和/或逻辑电路；无源部件，诸如，电阻器、电容器、电感器、和/或熔丝；有源部件，诸如，n-沟道场效应晶体管（NFET）、p-沟道场效应晶体管（PFET）、金属氧化物半导体场效应晶体管
（MOSFET）、互补金 属氧化物半导体晶体管（CMOS）、高压晶体管、和/或高频晶体管；其他合适部件；或其结合。在器件100中可以添加额外部件，并且可以替换或删除用于器件100的另
外实施例的以下描述的一些部件。
[0029] 器件100包括衬底110。衬底100是包括具有（110）晶体定向的表面112的III-V族化合物半导体衬底。在所描述的实施例中，衬底110包括砷化铟（InAs）。从而，衬底110可以被称为砷化铟（InAs）衬底。可选地或另外地，衬底110包括：砷化镓（GaS）、磷化镓（GaP）、磷化铟（InP）、砷化铝（AlAs）、氮化镓（GaN）、锑化铟（InSb）、砷磷化镓（GaAsP）、砷化铝铟（AlInAs）、砷化铝镓（AlGaAs）、砷化镓铟（GaInAs）、磷化镓铟（GaInP）、砷磷化铟（GaInP）、砷磷化镓铟（GaInAsP）、其他III-V族化合物半导体材料、或其结合。衬底110包括取决于器件
100的设计要求的多种掺杂结构。例如，衬底110可以包括掺杂有诸如硼或BF2的p-型掺杂剂
的掺杂区；掺杂有诸如磷或砷的n-型掺杂剂的掺杂区；或其组合。掺杂区可以形成在半导体
衬底上方、P-阱结构中、N-阱结构中、双阱结构中、或使用凸起结构。
100的设计要求的多种掺杂结构。例如，衬底110可以包括掺杂有诸如硼或BF2的p-型掺杂剂
的掺杂区；掺杂有诸如磷或砷的n-型掺杂剂的掺杂区；或其组合。掺杂区可以形成在半导体
衬底上方、P-阱结构中、N-阱结构中、双阱结构中、或使用凸起结构。
[0030] 在衬底110中设置隔离部件114，以隔离器件100的多个区域和/或部件。隔离部件114利用诸如硅的局部氧化（LOCOS）和/或浅沟槽隔离（STI）的隔离技术，以限定和电隔离各个区域和/或部件。隔离部件114包括氧化硅、氮化硅、氮氧化硅、其他合适材料、或其结合。
在所描述的实施例中，隔离部件114是包括诸如氧化硅的氧化物材料的浅沟槽隔离部件
（STI）。隔离部件114通过适当工艺形成。例如，形成STI部件包括：使用光刻工艺以暴露衬底
110的一部分，在衬底110的暴露部分中蚀刻沟槽（例如，通过使用干蚀刻工艺、湿蚀刻工艺、或其组合）、以及用一种或多种介电材料填充沟槽（例如，通过使用化学汽相沉积工艺）。例如，填充后的沟槽可以具有多层结构，诸如，用氮化硅或氧化硅填充的热氧化物衬里层。
在所描述的实施例中，隔离部件114是包括诸如氧化硅的氧化物材料的浅沟槽隔离部件
（STI）。隔离部件114通过适当工艺形成。例如，形成STI部件包括：使用光刻工艺以暴露衬底
110的一部分，在衬底110的暴露部分中蚀刻沟槽（例如，通过使用干蚀刻工艺、湿蚀刻工艺、或其组合）、以及用一种或多种介电材料填充沟槽（例如，通过使用化学汽相沉积工艺）。例如，填充后的沟槽可以具有多层结构，诸如，用氮化硅或氧化硅填充的热氧化物衬里层。
[0031] 在衬底110上方设置栅叠层120。栅叠层120包括栅极介电层122和栅电极层124。栅叠层120根据器件100的设计要求可以包括多个其他层（诸如，保护层、扩散层、阻挡层、硬掩模层、或其组合）。栅极介电层122设置在衬底110上方，特别是在具有（110）晶体定向的表面
112上。 在所描述的实施例中，栅极介电层122包括高-k介电材料。示例性高-k介电材料包
括：氧化铪（HfO2）、氧化铝（Al2O3）、氧化锆（ZrO2）、氧化镓（Ga2O3）、氧化钛（TiO2）、氧化镧（La2O3）、氧化钽（Ta2O5）、氧化钆（Gd2O3）、氧化钇（Y2O3）、二氧化铪-氧化铝（HfO2-Al2O3）合金、铪铝氧化物（HfAlO）、铪硅氧化物（HfSiO）、铪硅氮氧化物（HfSiON）、铪钽氧化物（HfTaO）、铪钛氧化物（HfTiO）、铪锆氧化物（HfZrO）、钛铝氧化物（TiAlO）、镧铝氧化物（诸如，LaAlO3）、其他高-k介电材料、或其组合。栅极介电层122通过适当形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD
（PECVD）、金属有机CVD（MOCVD）、溅射、其他适当工艺、或其组合。在实例中，栅极介电层122是通过原子层沉积工艺形成的氧化铝（Al2O3）层，并且栅极介电层122可以称为ALD Al2O3
层。在实例中，栅极介电层122是氧化铪（HfO2）层，并且栅极介电层122可以称为ALD HfO2层。
112上。 在所描述的实施例中，栅极介电层122包括高-k介电材料。示例性高-k介电材料包
括：氧化铪（HfO2）、氧化铝（Al2O3）、氧化锆（ZrO2）、氧化镓（Ga2O3）、氧化钛（TiO2）、氧化镧（La2O3）、氧化钽（Ta2O5）、氧化钆（Gd2O3）、氧化钇（Y2O3）、二氧化铪-氧化铝（HfO2-Al2O3）合金、铪铝氧化物（HfAlO）、铪硅氧化物（HfSiO）、铪硅氮氧化物（HfSiON）、铪钽氧化物（HfTaO）、铪钛氧化物（HfTiO）、铪锆氧化物（HfZrO）、钛铝氧化物（TiAlO）、镧铝氧化物（诸如，LaAlO3）、其他高-k介电材料、或其组合。栅极介电层122通过适当形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD
（PECVD）、金属有机CVD（MOCVD）、溅射、其他适当工艺、或其组合。在实例中，栅极介电层122是通过原子层沉积工艺形成的氧化铝（Al2O3）层，并且栅极介电层122可以称为ALD Al2O3
层。在实例中，栅极介电层122是氧化铪（HfO2）层，并且栅极介电层122可以称为ALD HfO2层。
[0032] 在栅极介电层122上设置栅电极层124。栅电极层124包括导电材料，诸如，多晶硅（polysilicon）、铝（Al）、铜（Cu）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、铂（Pt）、氮化钽（TaN）、氮化钛（TiN）、氮化钨（WN）、铝化钛（TiAl）、氮化铝钛（TiAlN）、TaCN、TaC、TaSiN、其他导电材料、或其组合。可以根据器件100的设计要求对栅电极层124的导电材料进行掺杂或不掺杂。
栅电极层124通过适当工艺形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、其他适当工艺、或其组合。
栅电极层124通过适当工艺形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、其他适当工艺、或其组合。
[0033] 器件100包括在栅极介电层122和III-V族化合物半导体衬底110之间的界面126，特别是具有（110）晶体定向的表面112。界面126没有氧化物，意味着界面126基本没有III-V族化合物半导体衬底110的本征氧化物（native oxide），使得在栅极介电层122和III-V族
化合物半导体衬底110之间实质上不存在可检测到的界面氧化物。因为例如在栅极介电层
122的沉积之前和之间，具有（110）晶体定向的表面112是电无源表面，该电无 源表面可以
防止（或基本减小）在III-V族化合物半导体衬底110的表面112处发生氧化。更特别地，可以观察到，当表面112具有与诸如（100）晶体定向的另一晶体定向相反的（110）晶体定向时，界面126呈现更低缺陷密度（换句话说，呈现电有源缺陷的低密度）。这样的较低缺陷密度基本减小了（或消除了）费米能级牵制，使得界面126还可以称为“非牵制界面”。从而，界面126提供器件100的改进性能。在本实例中，III-V族化合物半导体衬底110是InAs衬底的情况下，
因为具有（110）晶体定向的表面112具有相等数量的阴离子（As离子）和阳离子（In离子）自由键，与表面具有（100）晶体定向的InAs衬底相比，其在具有（110）晶体定向的表面112处提供平衡电荷分布，所以得到无氧化物界面126。不同实施例可以具有不同优点，并且不是对
于任何实施例都必须要求特定优点。
化合物半导体衬底110之间实质上不存在可检测到的界面氧化物。因为例如在栅极介电层
122的沉积之前和之间，具有（110）晶体定向的表面112是电无源表面，该电无 源表面可以
防止（或基本减小）在III-V族化合物半导体衬底110的表面112处发生氧化。更特别地，可以观察到，当表面112具有与诸如（100）晶体定向的另一晶体定向相反的（110）晶体定向时，界面126呈现更低缺陷密度（换句话说，呈现电有源缺陷的低密度）。这样的较低缺陷密度基本减小了（或消除了）费米能级牵制，使得界面126还可以称为“非牵制界面”。从而，界面126提供器件100的改进性能。在本实例中，III-V族化合物半导体衬底110是InAs衬底的情况下，
因为具有（110）晶体定向的表面112具有相等数量的阴离子（As离子）和阳离子（In离子）自由键，与表面具有（100）晶体定向的InAs衬底相比，其在具有（110）晶体定向的表面112处提供平衡电荷分布，所以得到无氧化物界面126。不同实施例可以具有不同优点，并且不是对
于任何实施例都必须要求特定优点。
[0034] 器件100可以进一步包括设置在衬底110中的掺杂区。例如，在衬底110中设置源极区和漏极区，使得栅叠层120介于源极区和漏极区之间。源极区和漏极区可以包括轻掺杂的
源极和漏极（LDD）区、重掺杂的源极和漏极（HDD）区、其他掺杂区、或其组合。掺杂区的掺杂类型取决于正被制造的器件100的类型，并且包括诸如硼或BF2的p-型掺杂剂，诸如磷或砷
的n-型掺杂剂、或其组合。通过离子注入工艺、光刻工艺、扩散工艺、退火工艺（例如，快速热退火工艺和/或激光退火工艺）、其他工艺、或其组合在衬底110中形成掺杂区。掺杂区可以
进一步包括凸起的源极和漏极部件，诸如，外延部件。凸起的源极和漏极部件可以通过外延
工艺形成，诸如，CVD沉积技术（例如，汽相外延（VPE）和/或超高真空（CVD）（UHV-CVD））、分子束外延、其他工艺、或其组合。
源极和漏极（LDD）区、重掺杂的源极和漏极（HDD）区、其他掺杂区、或其组合。掺杂区的掺杂类型取决于正被制造的器件100的类型，并且包括诸如硼或BF2的p-型掺杂剂，诸如磷或砷
的n-型掺杂剂、或其组合。通过离子注入工艺、光刻工艺、扩散工艺、退火工艺（例如，快速热退火工艺和/或激光退火工艺）、其他工艺、或其组合在衬底110中形成掺杂区。掺杂区可以
进一步包括凸起的源极和漏极部件，诸如，外延部件。凸起的源极和漏极部件可以通过外延
工艺形成，诸如，CVD沉积技术（例如，汽相外延（VPE）和/或超高真空（CVD）（UHV-CVD））、分子束外延、其他工艺、或其组合。
[0035] 可以沿着栅叠层120的侧壁（例如，沿着栅极介电层122和栅电极124）形成隔离件。隔离件包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、其他介电材料、或其组合。在实例中，形成隔离件包括：在器件100上方均厚沉积第一介电层（诸如，氧化硅层），并且在第一介电层上方均厚沉积第二介电层（诸如，氮化硅层），然后进行各向异性蚀刻去除介电层以形
成隔离件。
成隔离件。
[0036] 器件100可以经过进一步处理以形成多种其他部件。例如，可以在栅 电极层124和/或源极区和漏极区上方形成诸如硅化物区的接触部件。接触部件包括硅化物材料，诸
如，硅化镍（NiSi）、镍铂硅化物（NiPtSi）、镍铂锗硅化物（NiPtGeSi）、镍锗硅化物（NiGeSi）、硅化镱（YbSi）、硅化铂（PtSi）、硅化铱（IrSi）、硅化铒（ErSi）、硅化钴（CoSi）、其他硅化物材料、或其组合。在实例中，通过自对准多晶硅化物（自对准硅化物）工艺形成接触部件。可以在衬底110上方形成层间介电（ILD）层。ILD层包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸玻璃（PSG）、硼磷硅酸玻璃（BPSG）、低-k介电材料、其他介电材料、或其组合。示例性低-k介电材料包括掺氟硅玻璃（FSG）、掺碳氧化硅、黑金刚石 （加利福尼亚州圣塔克拉拉大学的应用材料（Applied Materials of Santa Clara,
California））、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB（二苯并环丁烯树脂）、SiLK（在密歇根中部的陶氏化学（Dow Chemical,Midland,Michigan））、聚酰亚胺、其他低-k介电材料、或其组合。ILD层可以包括具有多种介电材料的多层结构。多层互连（MLI）结构（包括多种导电层和介电层）可以形成在衬底110上方，配置成连接器件100的多种部件或结构。例
如，MLI结构可以提供与器件100的电互连，诸如，与器件100的栅叠层120的电互连。MLI结构包括诸如通孔或接触的垂直互连部件和诸如导线的水平互连部件。多种MLI部件包括多种
导电材料。在实例中，使用镶嵌或双镶嵌工艺来形成MLI结构。
如，硅化镍（NiSi）、镍铂硅化物（NiPtSi）、镍铂锗硅化物（NiPtGeSi）、镍锗硅化物（NiGeSi）、硅化镱（YbSi）、硅化铂（PtSi）、硅化铱（IrSi）、硅化铒（ErSi）、硅化钴（CoSi）、其他硅化物材料、或其组合。在实例中，通过自对准多晶硅化物（自对准硅化物）工艺形成接触部件。可以在衬底110上方形成层间介电（ILD）层。ILD层包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸玻璃（PSG）、硼磷硅酸玻璃（BPSG）、低-k介电材料、其他介电材料、或其组合。示例性低-k介电材料包括掺氟硅玻璃（FSG）、掺碳氧化硅、黑金刚石 （加利福尼亚州圣塔克拉拉大学的应用材料（Applied Materials of Santa Clara,
California））、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB（二苯并环丁烯树脂）、SiLK（在密歇根中部的陶氏化学（Dow Chemical,Midland,Michigan））、聚酰亚胺、其他低-k介电材料、或其组合。ILD层可以包括具有多种介电材料的多层结构。多层互连（MLI）结构（包括多种导电层和介电层）可以形成在衬底110上方，配置成连接器件100的多种部件或结构。例
如，MLI结构可以提供与器件100的电互连，诸如，与器件100的栅叠层120的电互连。MLI结构包括诸如通孔或接触的垂直互连部件和诸如导线的水平互连部件。多种MLI部件包括多种
导电材料。在实例中，使用镶嵌或双镶嵌工艺来形成MLI结构。
[0037] 图2A是集成电路器件200的透视图，并且图2B是根据本发明的多个方面的沿着线2A-2A截取的图2A的集成电路器件200的示意性横截面图。在所描述的实施例中，集成电路
器件200是鳍式场效应晶体管（FinFET）器件。术语FinFET器件是指任何基于鳍的多栅极晶
体管。FinFET器件200可以包括在微处理器、存储单元、和/或其他集成电路器件中。同时对
图2A和图2B进行论述，并且为了清楚起见，简化了图2A和图2B，以更好地理解本发明的发明
概念。在FinFET器件200中可以添加额外部件，并且在FinFET器件200的一些其他实施例中，
可以替换或去除以下描述的一些部件。
器件200是鳍式场效应晶体管（FinFET）器件。术语FinFET器件是指任何基于鳍的多栅极晶
体管。FinFET器件200可以包括在微处理器、存储单元、和/或其他集成电路器件中。同时对
图2A和图2B进行论述，并且为了清楚起见，简化了图2A和图2B，以更好地理解本发明的发明
概念。在FinFET器件200中可以添加额外部件，并且在FinFET器件200的一些其他实施例中，
可以替换或去除以下描述的一些部件。
[0038] FinFET器件200包括衬底（晶圆）210。衬底210是III-V族化合物半 导体衬底，该III-V族化合物半导体衬底包括具有（100）晶体定向的表面210A。在所描述的实施例中，衬
底210包括砷化铟（InAs）。从而，衬底210可以称为砷化铟（InAs）衬底。可选地或另外地，衬底210包括：砷化镓（GaS）、磷化镓（GaP）、磷化铟（InP）、砷化铝（AlAs）、氮化镓（GaN）、锑化铟（InSb）、砷磷化镓（GaAsP）、砷化铝铟（AlInAs）、砷化铝镓（AlGaAs）、砷化镓铟（GaInAs）、磷化镓铟（GaInP）、砷磷化铟（GaInP）、砷磷化镓铟（GaInAsP）、其他III-V族化合物半导体材料、或其组合。衬底210包括根据器件100的设计要求的多种掺杂结构。例如，衬底210可以包括掺杂有诸如硼或BF2的p-型掺杂剂的掺杂区；掺杂有诸如磷或砷的n-型掺杂剂的掺杂区；
或其组合。掺杂区可以形成在半导体衬底上、P-阱结构中、N-阱结构中、双阱结构中、或使用凸起结构。
底210包括砷化铟（InAs）。从而，衬底210可以称为砷化铟（InAs）衬底。可选地或另外地，衬底210包括：砷化镓（GaS）、磷化镓（GaP）、磷化铟（InP）、砷化铝（AlAs）、氮化镓（GaN）、锑化铟（InSb）、砷磷化镓（GaAsP）、砷化铝铟（AlInAs）、砷化铝镓（AlGaAs）、砷化镓铟（GaInAs）、磷化镓铟（GaInP）、砷磷化铟（GaInP）、砷磷化镓铟（GaInAsP）、其他III-V族化合物半导体材料、或其组合。衬底210包括根据器件100的设计要求的多种掺杂结构。例如，衬底210可以包括掺杂有诸如硼或BF2的p-型掺杂剂的掺杂区；掺杂有诸如磷或砷的n-型掺杂剂的掺杂区；
或其组合。掺杂区可以形成在半导体衬底上、P-阱结构中、N-阱结构中、双阱结构中、或使用凸起结构。
[0039] 鳍结构设置在衬底210上方并且包括从衬底210延伸的鳍（fin）212。根据FinFET器件200的设计要求，鳍结构可以包括或多或少的鳍212。在所描述的实施例中，鳍212是衬底
210的延伸并且包括诸如砷化铟（InAs）的III-V族化合物半导体材料。鳍212包括顶面212A、侧壁表面212B、以及侧壁表面212C。侧壁表面212B和212C基本垂直于顶面212A进行延伸。在
所描述的实施例中，顶面212具有（100）晶体定向，并且侧壁表面212B和212C具有（110）晶体定向。应该注意，在所描述的实施例中，鳍212的顶面212A具有与衬底210的顶面210A相同的
晶体定向。通过实施光刻和蚀刻工艺形成鳍结构。例如，从衬底210开始，光刻工艺和蚀刻工艺在衬底210中形成沟槽，从而形成从衬底210延伸的鳍212。光刻工艺可以包括：抗蚀剂涂
覆（例如，旋涂）、软烘、掩膜对准、曝光、曝光后烘焙、将抗蚀剂显影、冲洗、干燥（例如，硬烘）、其他适当工艺、或其组合。可选地，光刻工艺可以通过其他方法实现或代替，诸如，无掩膜光刻、电子束成像（electron-beam writing）、离子束成像（ion-beam writing）、和/或纳米压印技术。蚀刻工艺包括：干蚀刻工艺、湿蚀刻工艺、其他适当蚀刻工艺、或其组合。在实例中，鳍212可以通过以下工艺形成：在衬底210上方形成抗蚀剂层，将抗蚀剂曝光为图案，
并且使看数据显影以形成包括抗蚀剂的掩模元件。然后，可以将掩模元件用于例如通过使
用反应离子蚀 刻（RIE）在衬底210中蚀刻鳍212。可以通过双图案化光刻（DPL）工艺形成鳍
212。DPL是通过将图案划分为两个交替图案在衬底上构建图案的方法。DPL允许增强的部件
（例如，鳍）密度。可以使用多种DPL方法，包括双曝光（诸如，使用两个掩模组）、抗蚀剂凝固、其他适当工艺、或其组合。
210的延伸并且包括诸如砷化铟（InAs）的III-V族化合物半导体材料。鳍212包括顶面212A、侧壁表面212B、以及侧壁表面212C。侧壁表面212B和212C基本垂直于顶面212A进行延伸。在
所描述的实施例中，顶面212具有（100）晶体定向，并且侧壁表面212B和212C具有（110）晶体定向。应该注意，在所描述的实施例中，鳍212的顶面212A具有与衬底210的顶面210A相同的
晶体定向。通过实施光刻和蚀刻工艺形成鳍结构。例如，从衬底210开始，光刻工艺和蚀刻工艺在衬底210中形成沟槽，从而形成从衬底210延伸的鳍212。光刻工艺可以包括：抗蚀剂涂
覆（例如，旋涂）、软烘、掩膜对准、曝光、曝光后烘焙、将抗蚀剂显影、冲洗、干燥（例如，硬烘）、其他适当工艺、或其组合。可选地，光刻工艺可以通过其他方法实现或代替，诸如，无掩膜光刻、电子束成像（electron-beam writing）、离子束成像（ion-beam writing）、和/或纳米压印技术。蚀刻工艺包括：干蚀刻工艺、湿蚀刻工艺、其他适当蚀刻工艺、或其组合。在实例中，鳍212可以通过以下工艺形成：在衬底210上方形成抗蚀剂层，将抗蚀剂曝光为图案，
并且使看数据显影以形成包括抗蚀剂的掩模元件。然后，可以将掩模元件用于例如通过使
用反应离子蚀 刻（RIE）在衬底210中蚀刻鳍212。可以通过双图案化光刻（DPL）工艺形成鳍
212。DPL是通过将图案划分为两个交替图案在衬底上构建图案的方法。DPL允许增强的部件
（例如，鳍）密度。可以使用多种DPL方法，包括双曝光（诸如，使用两个掩模组）、抗蚀剂凝固、其他适当工艺、或其组合。
[0040] 诸如浅沟槽隔离（STI）部件和/或硅的局部氧化（LOCOS）部件的隔离部件214围绕鳍结构（在所描述的实施例中，为鳍212），并且将鳍212与其他鳍或FinFET器件200的其他部件、器件、或区域隔离。隔离部件214包括：氧化硅、氮化硅、氮氧化硅、其他适当材料、或其组合。在所描述的实施例中，隔离部件214是包括诸如氧化硅的氧化物材料的浅沟槽隔离部件
（STI）。隔离部件214通过适当工艺形成。例如，在所描述的实施例中，可以通过利用绝缘材料完全或部分地填充在沟槽中来形成隔离部件214，其中，在衬底210中蚀刻沟槽以形成鳍
212。填充后的沟槽可以具有多层结构，例如，热氧化物衬里层和填充沟槽的氮化硅。
（STI）。隔离部件214通过适当工艺形成。例如，在所描述的实施例中，可以通过利用绝缘材料完全或部分地填充在沟槽中来形成隔离部件214，其中，在衬底210中蚀刻沟槽以形成鳍
212。填充后的沟槽可以具有多层结构，例如，热氧化物衬里层和填充沟槽的氮化硅。
[0041] 栅极结构220横穿鳍结构（特别是鳍212），使得栅极结构220介于鳍212的源极区S和漏极区D之间。在鳍212的源极区和鳍212的漏极区之间限定沟道区（或沟道）C，并且在鳍
212的沟道区上方设置栅极结构220。源极区和漏极区可以包括设置在鳍212中的掺杂区，诸
如，轻掺杂的源极和漏极（LDD）区、重掺杂的源极和漏极（HDD）区、其他掺杂区、或其组合。掺杂区的掺杂类型取决于正被制造的FinFET器件200的类型并且包括诸如硼或BF2的p-型掺
杂剂、诸如磷或砷的n-型掺杂剂、或其组合。通过离子注入工艺、光刻工艺、扩散工艺、退火工艺（例如，快速热退火工艺和/或激光退火工艺）、其他工艺、或其组合在鳍212中形成掺杂区。掺杂区可以进一步包括凸起的源极和漏极部件，诸如，外延部件。凸起的源极和漏极部
件可以通过外延工艺形成，诸如，CVD沉积技术（例如，汽相外延（VPE）和/或超高真空CVD
（UHV-CVD））、分子束外延、其他工艺、或其组合。
212的沟道区上方设置栅极结构220。源极区和漏极区可以包括设置在鳍212中的掺杂区，诸
如，轻掺杂的源极和漏极（LDD）区、重掺杂的源极和漏极（HDD）区、其他掺杂区、或其组合。掺杂区的掺杂类型取决于正被制造的FinFET器件200的类型并且包括诸如硼或BF2的p-型掺
杂剂、诸如磷或砷的n-型掺杂剂、或其组合。通过离子注入工艺、光刻工艺、扩散工艺、退火工艺（例如，快速热退火工艺和/或激光退火工艺）、其他工艺、或其组合在鳍212中形成掺杂区。掺杂区可以进一步包括凸起的源极和漏极部件，诸如，外延部件。凸起的源极和漏极部
件可以通过外延工艺形成，诸如，CVD沉积技术（例如，汽相外延（VPE）和/或超高真空CVD
（UHV-CVD））、分子束外延、其他工艺、或其组合。
[0042] 栅极结构220包括栅叠层，该栅叠层包括栅极介电层222和栅电极224的。根据FinFET器件200的设计要求，栅叠层可以包括多个其他层（诸如， 保护层、扩散层、阻挡层、硬掩模层、或其组合）。栅极结构220通过适当工艺形成，包括沉积、光刻图案化、以及蚀刻工艺。沉积处理包括化学汽相沉积（CVD）、物理汽相沉积（PVD）、原子层沉积（ALD）、高密度等离子体CVD（HDPCVD）、金属有机CVD（MOCVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、低压CVD（LPCVD）、原子层CVD（ALCVD）、大气压CVD（APCVD）、电镀、其他适当方法、或其组合。光刻图案化工艺包括光刻胶涂覆（例如，旋涂）、软烘、掩模对准、曝光、曝光后烘焙、使光刻胶显影、冲洗、干燥（例如，硬烘）、其他适当工艺、或其组合。可选地，光刻曝光工艺可以通过其他方法实现或代替，诸如，无掩膜光刻、电子束成像、以及离子束成像。在又一可选实例中，光刻图案化处理可以实现纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻方法。
[0043] 栅极介电层222设置在鳍212的沟道区上方，特别是在具有（110）晶体定向的表面212B和212C上。在所描述的实施例中，栅极介电层222包括高-k介电材料。示例性高-k介电
材料包括氧化铪（HfO2）、氧化铝（Al2O3）、氧化锆（ZrO2）、氧化镓（Ga2O3）、氧化钛（TiO2）、氧化镧（La2O3）、氧化钽（Ta2O5）、氧化钆（Gd2O3）、氧化钇（Y2O3）、二氧化铪-氧化铝（HfO2-Al2O3）合金、铪铝氧化物（HfAlO）、铪硅氧化物（HfSiO）、铬铪硅氮氧化物（HfSiON）、铪钽氧化物（HfTaO）、铪钛氧化物（HfTiO）、铪锆氧化物（HfZrO）、钛铝氧化物（TiAlO）、镧铝氧化物（诸如，LaAlO3）、其他高-k介电材料、或其组合。栅极介电层222通过适当工艺形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、其他适当工艺、或其组合。在实例中，栅极介电层222是通过原子层沉积工艺形成的氧化铝（Al2O3）层，并且栅极介电层222可以称为
ALD Al2O3层。在实例中，栅极介电层222是氧化铪（HfO2）层，并且栅极介电层222可以称为ALD HfO2层。
材料包括氧化铪（HfO2）、氧化铝（Al2O3）、氧化锆（ZrO2）、氧化镓（Ga2O3）、氧化钛（TiO2）、氧化镧（La2O3）、氧化钽（Ta2O5）、氧化钆（Gd2O3）、氧化钇（Y2O3）、二氧化铪-氧化铝（HfO2-Al2O3）合金、铪铝氧化物（HfAlO）、铪硅氧化物（HfSiO）、铬铪硅氮氧化物（HfSiON）、铪钽氧化物（HfTaO）、铪钛氧化物（HfTiO）、铪锆氧化物（HfZrO）、钛铝氧化物（TiAlO）、镧铝氧化物（诸如，LaAlO3）、其他高-k介电材料、或其组合。栅极介电层222通过适当工艺形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、其他适当工艺、或其组合。在实例中，栅极介电层222是通过原子层沉积工艺形成的氧化铝（Al2O3）层，并且栅极介电层222可以称为
ALD Al2O3层。在实例中，栅极介电层222是氧化铪（HfO2）层，并且栅极介电层222可以称为ALD HfO2层。
[0044] 在栅极介电层222上设置栅电极224。栅电极224包括导电材料，诸如多晶硅（polysilicon）、铝（Al）、铜（Cu）、钛（Ti）、钽（Ta）、钨 （W）、钼（Mo）、铂（Pt）、氮化钽（TaN）、氮化钛（TiN）、氮化钨（WN）、钛铝合金（TiAl）、钛铝氮化物（TiAlN）、TaCN、TaC、TaSiN、其他导电材料、或其组合。可以根据FinFET器件200的设计要求对栅电极224的导电材料进行掺杂或
不掺杂。栅电极224通过适当工艺形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD
（MOCVD）、溅射、其他适当工艺、或其组合。
不掺杂。栅电极224通过适当工艺形成，诸如，原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD
（MOCVD）、溅射、其他适当工艺、或其组合。
[0045] 栅极结构220进一步包括设置在栅叠层的侧壁上，特别是沿着栅电极224的隔离件226。隔离件226包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、其他介电材料、或其组合。
隔离件226可以包括多层结构，诸如，包括氮化硅层和氧化硅层的多层结构。隔离件226通过
适当工艺形成为适当厚度。例如，通过沉积氮化硅层和氧化硅层，然后干蚀刻氧化硅和氮化
硅层以形成如图2A所示的隔离件226，可以形成隔离件226。
隔离件226可以包括多层结构，诸如，包括氮化硅层和氧化硅层的多层结构。隔离件226通过
适当工艺形成为适当厚度。例如，通过沉积氮化硅层和氧化硅层，然后干蚀刻氧化硅和氮化
硅层以形成如图2A所示的隔离件226，可以形成隔离件226。
[0046] 硬掩模层230设置在鳍结构，特别是鳍212上方。在所描述的实施例中，在栅极介电层222和具有（100）晶体定向的鳍212的顶面212A之间设置硬掩模层230。硬掩模层230包括
基于氧化物或基于氮化物的介电材料，诸如，氧化硅、氮化硅、氮氧化硅、其他基于氧化物或基于氮化物的材料、或其组合。可选地，从FinFET器件200省略硬掩模层230，使得栅极介电
层222设置在具有（100）晶体定向的鳍212的顶面212A上方。
基于氧化物或基于氮化物的介电材料，诸如，氧化硅、氮化硅、氮氧化硅、其他基于氧化物或基于氮化物的材料、或其组合。可选地，从FinFET器件200省略硬掩模层230，使得栅极介电
层222设置在具有（100）晶体定向的鳍212的顶面212A上方。
[0047] 在所描述的实施例中，FinFET器件200包括界面232、界面233、以及界面234。界面232和233位于栅极介电层222和具有III-V族化合物半导体材料的鳍212之间，分别为具有
（110）晶体定向的鳍212的侧壁表面212B和212C。界面232和233没有氧化物，意味着界面232和233基本没有III-V族化合物半导体材料的本征氧化物，使得在界面232和233处，在栅极
介电层222和鳍212的III-V族化合物半导体材料之间实质上不存在可检测到的界面氧化
物。因为例如在栅极介电层222的沉积之前和之间，具有（110）晶体定向的侧壁表面212B和
212C是电无源表面，该电无源表面可以防止（或基本减小）在包括III-V族化合物半导体材
料的鳍212的表面212B和212C处发生氧化，所以得到无氧化物界面232和233。更具 体地，可
以观察到，当表面212B和212C具有与诸如（100）晶体定向的另一晶体定向相反的（110）晶体定向时，界面212B和212C呈现低缺陷密度（换句话说，呈现电有源缺陷的低密度）。这样的较低缺陷密度基本减小了（或去除了）费米能级牵制，使得界面232和233还可以称为“非牵制
界面”。从而，在所描述的实施例中，在栅极介电层222和具有（100）晶体定向的鳍212的顶面
212A之间设置硬掩模层230，以减小（或防止）鳍212在界面234之下的沟道区中的电荷转移，从而避免受到具有（100）晶体定向的表面212A的较高缺陷密度的不期望影响。从而，界面
232、233和234提供FinFET器件200的改进性能。在本实例中，III-V族化合物半导体材料是
InAs，因为具有（110）晶体定向的表面212B和212C具有相等数量的阴离子（As离子）和阳离子（In离子）自由键，与具有（100）晶体定向的表面212A相比，在具有（110）晶体定向的表面
212B和212C处提供平衡电荷分布，所以得到无氧化物界面232和233。进一步注意，从FinFET
器件200省略硬掩模层230，使得栅极介电层222设置在具有（100）晶体定向的鳍212的顶面
212A上方，FinFET器件200通过无氧化物界面232和233进一步呈现改进性能。不同实施例可
以具有不同优点，并且不是任何实施例都必须要求特定优点。
（110）晶体定向的鳍212的侧壁表面212B和212C。界面232和233没有氧化物，意味着界面232和233基本没有III-V族化合物半导体材料的本征氧化物，使得在界面232和233处，在栅极
介电层222和鳍212的III-V族化合物半导体材料之间实质上不存在可检测到的界面氧化
物。因为例如在栅极介电层222的沉积之前和之间，具有（110）晶体定向的侧壁表面212B和
212C是电无源表面，该电无源表面可以防止（或基本减小）在包括III-V族化合物半导体材
料的鳍212的表面212B和212C处发生氧化，所以得到无氧化物界面232和233。更具 体地，可
以观察到，当表面212B和212C具有与诸如（100）晶体定向的另一晶体定向相反的（110）晶体定向时，界面212B和212C呈现低缺陷密度（换句话说，呈现电有源缺陷的低密度）。这样的较低缺陷密度基本减小了（或去除了）费米能级牵制，使得界面232和233还可以称为“非牵制
界面”。从而，在所描述的实施例中，在栅极介电层222和具有（100）晶体定向的鳍212的顶面
212A之间设置硬掩模层230，以减小（或防止）鳍212在界面234之下的沟道区中的电荷转移，从而避免受到具有（100）晶体定向的表面212A的较高缺陷密度的不期望影响。从而，界面
232、233和234提供FinFET器件200的改进性能。在本实例中，III-V族化合物半导体材料是
InAs，因为具有（110）晶体定向的表面212B和212C具有相等数量的阴离子（As离子）和阳离子（In离子）自由键，与具有（100）晶体定向的表面212A相比，在具有（110）晶体定向的表面
212B和212C处提供平衡电荷分布，所以得到无氧化物界面232和233。进一步注意，从FinFET
器件200省略硬掩模层230，使得栅极介电层222设置在具有（100）晶体定向的鳍212的顶面
212A上方，FinFET器件200通过无氧化物界面232和233进一步呈现改进性能。不同实施例可
以具有不同优点，并且不是任何实施例都必须要求特定优点。
[0048] FinFET器件200可以经过进一步处理，以形成多种其他部件。例如，可以在栅极结构220和/或鳍212的源极区和漏极区上形成诸如硅化物区的接触部件。接触部件包括硅化
物材料，诸如，硅化镍（NiSi）、镍铂硅化物（NiPtSi）、镍铂锗硅化物（NiPtGeSi）、镍锗硅化物（NiGeSi）、硅化镱（YbSi）、硅化铂（PtSi）、硅化铱（IrSi）、硅化铒（ErSi）、硅化钴（CoSi）、其他硅化物材料、或其组合。在实例中，通过自对准多晶硅化物（自对准硅化物）工艺形成接触部件。可以在衬底210上方形成层间介电层（ILD）。ILD层包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物（TEOS formed oxide）、磷硅酸玻璃（PSG）、硼磷硅酸玻璃（BPSG）、低-k介电材料、其他介电材料、或其组合。示例性低-k介电材料包括掺氟硅玻璃
（FSG）、掺碳氧化硅、黑金刚石 （加利福尼亚州圣塔克拉拉大学的应用材料（Applied
Materials of Santa Clara, California））、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB（二苯并环丁烯树脂）、SiLK（在密歇根中部的陶氏化学（Dow Chemical,Midland,
Michigan））、聚酰亚胺、其他低-k介电材料、或其组合。ILD层可以包括具有多种介电材料的多层结构。多层互连（MLI）结构（包括各个导电层和介电层）可以形成在衬底210上方，将多层互连（MLI）结构配置成连接FinFET器件200的各个部件或结构。例如，MLI结构可以提供与FinFET器件200的电互连，诸如，与FinFET器件200的栅极结构220的栅叠层和鳍212的源极
区和漏极区的电互连。MLI结构包括诸如通孔或接触的垂直互连部件和诸如导线的水平互
连部件。各个MLI部件包括多种导电材料。在实例中，使用镶嵌或双镶嵌工艺来形成MLI结
构。
物材料，诸如，硅化镍（NiSi）、镍铂硅化物（NiPtSi）、镍铂锗硅化物（NiPtGeSi）、镍锗硅化物（NiGeSi）、硅化镱（YbSi）、硅化铂（PtSi）、硅化铱（IrSi）、硅化铒（ErSi）、硅化钴（CoSi）、其他硅化物材料、或其组合。在实例中，通过自对准多晶硅化物（自对准硅化物）工艺形成接触部件。可以在衬底210上方形成层间介电层（ILD）。ILD层包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物（TEOS formed oxide）、磷硅酸玻璃（PSG）、硼磷硅酸玻璃（BPSG）、低-k介电材料、其他介电材料、或其组合。示例性低-k介电材料包括掺氟硅玻璃
（FSG）、掺碳氧化硅、黑金刚石 （加利福尼亚州圣塔克拉拉大学的应用材料（Applied
Materials of Santa Clara, California））、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB（二苯并环丁烯树脂）、SiLK（在密歇根中部的陶氏化学（Dow Chemical,Midland,
Michigan））、聚酰亚胺、其他低-k介电材料、或其组合。ILD层可以包括具有多种介电材料的多层结构。多层互连（MLI）结构（包括各个导电层和介电层）可以形成在衬底210上方，将多层互连（MLI）结构配置成连接FinFET器件200的各个部件或结构。例如，MLI结构可以提供与FinFET器件200的电互连，诸如，与FinFET器件200的栅极结构220的栅叠层和鳍212的源极
区和漏极区的电互连。MLI结构包括诸如通孔或接触的垂直互连部件和诸如导线的水平互
连部件。各个MLI部件包括多种导电材料。在实例中，使用镶嵌或双镶嵌工艺来形成MLI结
构。
[0049] 图3是根据本发明的各个方面的用于制造器件的方法300的部分或全部流程图。例如，方法300制造图1的器件100或图2A和图2B的FinFET器件200。方法300开始于框310，提供
包括具有（110）晶体定向的表面的III-V族化合物半导体材料。在实例中，III-V族化合物半导体材料是包括具有（110）晶体定向的表面的III-V族化合物半导体衬底。在另一实例中，
III-V族化合物半导体材料是包括具有（110）晶体定向的表面的鳍结构。在框320，去除设置在具有（110）晶体定向的表面上方的本征氧化物。在实例中，为了去除本征氧化物，使用诸如稀释的HCl溶液的盐酸（HCl）溶液冲洗具有（110）晶体定向的表面。可以观察到，甚至在清洗具有（100）晶体定向的III-V族化合物半导体材料之后，仍保留III-V族化合物半导体材
料的一些残留本征氧化物。在框330，在去除本征氧化物之后，在具有（110）晶体定向的表面上形成高-k介电层。在实例中，通过原子层沉积工艺形成高-k介电层。例如，通过原子层沉
积工艺形成氧化铝（Al2O3）层或氧化铪（HfO2）层。在实例中，在实施原子层沉积工艺之前，预处理工艺使具有（110）晶体定向的表面暴露在处理气体（诸如，TMA（三甲基铝（Al(CH3)3））或TEMAH（四双(乙基甲基氨)铪））中。方法300可以继续制造器件的其他部件。例如，可以在高-k介电层上方形成栅电极层，从而形成包括高-k介电层和栅电极层的栅叠层。可以沿着
栅叠层的侧壁形成隔离件和/或可以在半导体衬底中形成源极/漏极部件，使得栅叠层介于
源极 /漏极部件之间。可以在方法300之前、之间和之后提供额外步骤，并且对于方法300的
其他实施例，可以替换或删除所描述的一些步骤。
包括具有（110）晶体定向的表面的III-V族化合物半导体材料。在实例中，III-V族化合物半导体材料是包括具有（110）晶体定向的表面的III-V族化合物半导体衬底。在另一实例中，
III-V族化合物半导体材料是包括具有（110）晶体定向的表面的鳍结构。在框320，去除设置在具有（110）晶体定向的表面上方的本征氧化物。在实例中，为了去除本征氧化物，使用诸如稀释的HCl溶液的盐酸（HCl）溶液冲洗具有（110）晶体定向的表面。可以观察到，甚至在清洗具有（100）晶体定向的III-V族化合物半导体材料之后，仍保留III-V族化合物半导体材
料的一些残留本征氧化物。在框330，在去除本征氧化物之后，在具有（110）晶体定向的表面上形成高-k介电层。在实例中，通过原子层沉积工艺形成高-k介电层。例如，通过原子层沉
积工艺形成氧化铝（Al2O3）层或氧化铪（HfO2）层。在实例中，在实施原子层沉积工艺之前，预处理工艺使具有（110）晶体定向的表面暴露在处理气体（诸如，TMA（三甲基铝（Al(CH3)3））或TEMAH（四双(乙基甲基氨)铪））中。方法300可以继续制造器件的其他部件。例如，可以在高-k介电层上方形成栅电极层，从而形成包括高-k介电层和栅电极层的栅叠层。可以沿着
栅叠层的侧壁形成隔离件和/或可以在半导体衬底中形成源极/漏极部件，使得栅叠层介于
源极 /漏极部件之间。可以在方法300之前、之间和之后提供额外步骤，并且对于方法300的
其他实施例，可以替换或删除所描述的一些步骤。
[0050] 本发明提供多个不同实施例。示例性器件包括：包括具有（110）晶体定向的表面的III-V族化合物半导体衬底、以及设置在III-V族化合物半导体衬底上方的栅叠层。栅叠层
包括设置在具有（110）晶体定向的表面上方的高-k介电层、以及设置在高-k介电层上方的
栅电极。在高-k介电层和具有（110）晶体定向的表面之间的界面基本没有III-V族化合物半
导体衬底的本征氧化物。在实例中，III-V族化合物半导体衬底是InAs衬底，并且高-k介电
层包括氧化铪（HfO2）或氧化铝（Al2O3）。在实例中，在高-k介电层和具有（110）晶体定向的表面之间的界面基本没有界面氧化物层。器件可以进一步包括设置在III-V族化合物半导体
衬底中的源极区和漏极区，其中，栅叠层介于源极区和漏极区之间。
包括设置在具有（110）晶体定向的表面上方的高-k介电层、以及设置在高-k介电层上方的
栅电极。在高-k介电层和具有（110）晶体定向的表面之间的界面基本没有III-V族化合物半
导体衬底的本征氧化物。在实例中，III-V族化合物半导体衬底是InAs衬底，并且高-k介电
层包括氧化铪（HfO2）或氧化铝（Al2O3）。在实例中，在高-k介电层和具有（110）晶体定向的表面之间的界面基本没有界面氧化物层。器件可以进一步包括设置在III-V族化合物半导体
衬底中的源极区和漏极区，其中，栅叠层介于源极区和漏极区之间。
[0051] 示例性集成电路器件包括：包括鳍结构的III-V族化合物半导体衬底，其中，鳍结构包括具有（100）晶体定向的顶面和具有（110）晶体定向的侧壁表面；以及栅极结构，横穿鳍结构，栅极结构横穿鳍结构的源极区和漏极区，使得沟道区限定在源极区和漏极区之间。
集成电路器件进一步包括：设置在具有（100）晶体定向的鳍结构的顶面上方的沟道区中的
硬掩模层。栅极结构包括栅极介电层和栅电极，栅极介电层设置在硬掩模层和具有（110）晶体定向的鳍结构的侧壁表面上方，并且栅电极设置在栅极介电层上方。栅极介电层可以设
置在具有（110）晶体定向的鳍结构的侧壁表面上。在栅极介电层和具有（110）晶体定向的鳍结构的侧壁表面之间的界面基本没有III-V族化合物半导体衬底的本征氧化物。在实例中，
III-V族化合物半导体衬底是InAs衬底；硬掩模层包括基于氧化物的介电材料和基于氮化
物的介电材料中的一种；以及栅极介电层包括高-k介电材料，诸如HfO2和Al2O3。在实例中，在栅极介电层和具有（110）晶体定向的鳍结构的侧壁表面之间的界面基本没有界面氧化物
层。
集成电路器件进一步包括：设置在具有（100）晶体定向的鳍结构的顶面上方的沟道区中的
硬掩模层。栅极结构包括栅极介电层和栅电极，栅极介电层设置在硬掩模层和具有（110）晶体定向的鳍结构的侧壁表面上方，并且栅电极设置在栅极介电层上方。栅极介电层可以设
置在具有（110）晶体定向的鳍结构的侧壁表面上。在栅极介电层和具有（110）晶体定向的鳍结构的侧壁表面之间的界面基本没有III-V族化合物半导体衬底的本征氧化物。在实例中，
III-V族化合物半导体衬底是InAs衬底；硬掩模层包括基于氧化物的介电材料和基于氮化
物的介电材料中的一种；以及栅极介电层包括高-k介电材料，诸如HfO2和Al2O3。在实例中，在栅极介电层和具有（110）晶体定向的鳍结构的侧壁表面之间的界面基本没有界面氧化物
层。
[0052] 示例性方法包括：提供包括具有（110）晶体定向的表面的III-V族化合物半导体材料；去除设置在具有（110）晶体定向的表面上方的本征氧化物；以及在去除本征氧化物之
后，在III-V族化合物半导体材料上方形成栅 叠层。形成栅叠层包括：形成设置在具有
（110）晶体定向的表面上的高-k介电层，并且形成设置在高-k介电层上方的栅电极。在实例中，提供包括具有（110）晶体定向的表面的III-V族化合物半导体材料包括：提供包括具有
（110）晶体定向的表面的InAs衬底。在另一实例中，提供包括具有（110）晶体定向的表面的III-V族化合物半导体材料包括：提供包括具有（100）晶体定向的顶面和具有（110）晶体定向的侧壁表面的鳍结构；以及该方法进一步包括：在形成栅叠层之前，在具有（100）晶体定向的顶面上方形成硬掩模层。去除设置在具有（110）晶体定向的表面上方的本征氧化物可
以包括：通过盐酸（HCl）溶液清洗具有（110）晶体定向的表面。形成设置在具有（110）晶体定向的表面上的高-k介电层可以包括：实施原子层沉积工艺，以形成Al2O3层和HfO2层中的一
个。在实例中，形成设置在具有（110）晶体定向的表面上的高-k介电层进一步包括：在实施原子层沉积工艺之前，利用TMA（三甲基铝（Al(CH3)3））前体气体或TEMAH（四双(乙基甲基氨)铪）前体气体中之一预处理具有（110）晶体定向的表面。
后，在III-V族化合物半导体材料上方形成栅 叠层。形成栅叠层包括：形成设置在具有
（110）晶体定向的表面上的高-k介电层，并且形成设置在高-k介电层上方的栅电极。在实例中，提供包括具有（110）晶体定向的表面的III-V族化合物半导体材料包括：提供包括具有
（110）晶体定向的表面的InAs衬底。在另一实例中，提供包括具有（110）晶体定向的表面的III-V族化合物半导体材料包括：提供包括具有（100）晶体定向的顶面和具有（110）晶体定向的侧壁表面的鳍结构；以及该方法进一步包括：在形成栅叠层之前，在具有（100）晶体定向的顶面上方形成硬掩模层。去除设置在具有（110）晶体定向的表面上方的本征氧化物可
以包括：通过盐酸（HCl）溶液清洗具有（110）晶体定向的表面。形成设置在具有（110）晶体定向的表面上的高-k介电层可以包括：实施原子层沉积工艺，以形成Al2O3层和HfO2层中的一
个。在实例中，形成设置在具有（110）晶体定向的表面上的高-k介电层进一步包括：在实施原子层沉积工艺之前，利用TMA（三甲基铝（Al(CH3)3））前体气体或TEMAH（四双(乙基甲基氨)铪）前体气体中之一预处理具有（110）晶体定向的表面。
[0053] 上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或
更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本
领域普通技术人员也应该意识到，这种等效构造并不背离本发明的主旨和范围，并且在不
背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本
领域普通技术人员也应该意识到，这种等效构造并不背离本发明的主旨和范围，并且在不
背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。