用于形成细间距铜凸块结构的机构

摘要

本发明提供了用于形成细间距铜凸块结构的机构。所描述的形成铜柱结构的机构使在平坦导电表面上形成铜柱结构成为可能。另外，铜柱结构由杨氏模量比聚酰亚胺更高(或更硬的材料)的模塑层支持。所形成的铜柱结构大大减小了钝化层碎裂和围绕铜柱结构的电介质界面处分层的风险。

权利要求

1.一种位于半导体衬底上的半导体器件结构，包括：凸块下金属(UBM)层，位于所述半导体衬底上方；

导电层，形成在所述凸块下金属(UBM)层上方；

铜柱，直接形成在所述导电层上方；以及

模塑层，围绕所述铜柱的侧壁并且覆盖所述铜柱下方的所述导电层，其中，所述模塑层的杨氏模量处于5GPa到25GPa的范围内，其中，所述模塑料暴露出所述铜柱的侧壁的一部分，所述模塑层的顶表面的第一部分是弯曲的，并且所述模塑层的顶表面的第二部分平行于所述半导体衬底的顶表面延伸。

2.根据权利要求1所述的半导体器件结构，其中，所述模塑层由热固性塑料制成。

3.根据权利要求1所述的半导体器件结构，其中，所述铜柱的宽度处于10μm到105μm的范围内。

4.根据权利要求1所述的半导体器件结构，其中，所述半导体器件包括多于一个铜柱，并且所述多于一个铜柱之间的间距处于40μm到180μm的范围内。

5.根据权利要求1所述的半导体器件结构，其中，所述导电层是顶部金属层或再分布层。

6.根据权利要求1所述的半导体器件结构，其中，在所述导电层上方，围绕所述铜柱侧壁的所述模塑层的高度处于5μm至60μm的范围内。

7.根据权利要求1所述的半导体器件结构，其中，所述铜柱下方的所述导电层的宽度等于或宽于所述铜柱的宽度。

8.根据权利要求1所述的半导体器件结构，其中，所述模塑层的热膨胀系数处于20ppm/℃至60ppm/℃的范围内。

9.根据权利要求1所述的半导体器件结构，其中，所述模塑层与钝化层接触。

10.根据权利要求1所述的半导体器件结构，其中，所述铜柱完全接合在所述导电层上。

11.一种位于半导体衬底上的半导体器件结构，包括：凸块下金属(UBM)层，位于所述半导体衬底上方；

导电层，形成在所述凸块下金属(UBM)层上方；

铜柱，直接形成在所述导电层上方；以及

模塑层，围绕所述铜柱的侧壁并且覆盖所述铜柱下方的所述导电层，其中，所述模塑层的杨氏模量处于5GPa至25GPa的范围内，其中，所述半导体器件结构包括多于一个铜柱，并且所述多于一个铜柱的间距处于40μm至180μm的范围内，其中，所述模塑料暴露出所述铜柱的侧壁的一部分，所述模塑层的顶表面的第一部分是弯曲的，并且所述模塑层的顶表面的第二部分平行于所述半导体衬底的顶表面延伸。

12.一种在衬底上形成铜柱结构的方法，包括：在所述衬底上方形成钝化层；

在所述钝化层上方形成凸块下金属(UBM)层，其中，所述钝化层具有暴露出导电区的开口；

在所述凸块下金属(UBM)层上方形成导电层；

在所述导电层上方形成铜柱结构；以及

形成模塑层以围绕所述铜柱并且覆盖所述铜柱下面的所述导电层，其中，所述模塑层的杨氏模量处于5GPa至20GPa的范围内，其中，所述模塑料暴露出所述铜柱的侧壁的一部分，所述模塑层的顶表面的第一部分是弯曲的，并且所述模塑层的顶表面的第二部分平行于所述衬底的顶表面延伸。

13.根据权利要求12所述的方法，其中，形成所述模塑层包括：在所述衬底上沉积流体模塑料；

通过使用弹性膜以及通过将所述弹性膜按压到所述铜柱结构，使所述流体模塑料成形；以及固化所述流体模塑料以形成所述模塑层。

14.根据权利要求13所述的方法，进一步包括：从所述铜柱结构去除薄模塑层。

15.根据权利要求13所述的方法，其中，所述流体模塑料由热固性塑料制成。

16.根据权利要求12所述的方法，其中，所述模塑层的热膨胀系数处于20ppm/℃至

60ppm/℃的范围内。

17.根据权利要求12所述的方法，其中，形成所述模塑层包括：在所述衬底上沉积流体模塑料；

固化所述流体模塑料以形成所述模塑层；以及蚀刻一部分所述模塑层以暴露出所述铜柱结构。

18.根据权利要求12所述的方法，其中，所述铜柱结构包括铜柱和保护层。

说明书

用于形成细间距铜凸块结构的机构

[0001] 相关申请的交叉参考

[0002] 本申请要求于2011年11月22日提交的美国临时专利申请第61/562,590号的优先权，其全部内容结合于此作为参考。

技术领域

[0003] 本发明涉及半导体器件的制造，更具体而言，涉及形成铜凸块结构的机构。

背景技术

[0004] 现代集成电路由成千上万诸如晶体管、电容器、电感器等有源和/或无源器件逐个排列制成。这些器件最初相互孤立，但是随后互连在一起形成功能电路。典型的互连结构包括诸如金属线(布线)的横向互连件，以及诸如通孔和接触件的垂直互连件。互连对现代集成电路的性能限制和密度的决定作用日益增大。在互连结构的顶部上，在相应芯片的表面上形成并且暴露出接合焊盘。通过接合焊盘形成电连接，以将芯片连接至封装基板或另一个管芯。接合焊盘可以用于引线接合或倒装芯片接合。

[0005] 倒装芯片封装利用凸块来建立芯片的输入/输出(I/O)焊盘和封装件的基板或引线框架之间的电接触。在结构上，凸块可以包含凸块本身和位于凸块和I/O焊盘之间的所谓凸块下金属(UBM)。UBM可以包含粘着层、阻挡层和/或润湿层。基于所使用的材料，凸块本身可以被分类为焊料凸块、金凸块、铜柱(pillar或post)凸块、具有混合金属的凸块等。然而，关于铜凸块结构的形成和利用仍存在挑战。

发明内容

[0006] 为了解决上述技术问题，一方面，本发明提供了一种位于半导体衬底上的半导体器件结构，包括：凸块下金属(UBM)层，位于所述半导体衬底上方；导电层，形成在所述UBM层上方；铜柱，直接形成在所述导电层上方；以及模塑层，围绕所述铜柱的侧壁并且覆盖所述铜柱下方的所述导电层，其中，所述模塑层的杨氏模量处于约5GPa到约25GPa的范围内。

[0007] 在所述的半导体器件结构中，所述模塑层由热固性塑料制成。

[0008] 在所述的半导体器件结构中，所述铜柱的宽度处于约10μm到约105μm的范围内。

[0009] 在所述的半导体器件结构中，所述半导体器件包括多于一个铜柱，并且所述多于一个铜柱之间的间距处于约40μm到约180μm的范围内。

[0010] 在所述的半导体器件结构中，所述导电层是顶部金属层或再分布层。

[0011] 在所述的半导体器件结构中，在所述导电层上方，围绕所述铜柱侧壁的所述模塑层的高度处于约5μm至约60μm的范围内。

[0012] 在所述的半导体器件结构中，所述铜柱下方的所述导电层的宽度等于或宽于所述铜柱的宽度。

[0013] 在所述的半导体器件结构中，所述模塑层的热膨胀系数处于约20ppm/℃至约60ppm/℃的范围内。

[0014] 在所述的半导体器件结构中，所述模塑层具有弯曲表面。

[0015] 在所述的半导体器件结构中，所述模塑层与钝化层接触。

[0016] 在所述的半导体器件结构中，所述铜柱完全接合在所述导电层上。

[0017] 在所述的半导体器件结构中，所述模塑层的表面基本平行于所述半导体衬底的表面。

[0018] 另一方面，本发明还提供了一种位于半导体衬底上的半导体器件结构，包括：凸块下金属(UBM)层，位于所述半导体衬底上方；导电层，形成在所述UBM层上方；铜柱，直接形成在所述导电层上方；以及模塑层，围绕所述铜柱的侧壁并且覆盖所述铜柱下方的所述导电层，其中，所述模塑层的杨氏模量处于约5GPa至约25GPa的范围内，其中，所述半导体器件结构包括多于一个铜柱，并且所述多于一个铜柱的间距处于约40μm至约180μm的范围内。

[0019] 又一方面，本发明提供了一种在衬底上形成铜柱结构的方法，包括：在所述衬底上方形成钝化层；在所述钝化层上方形成UBM层，其中，所述钝化层具有暴露出导电区的开口；在所述UBM层上方形成导电层；在所述导电层上方形成铜柱结构；以及形成模塑层以围绕所述铜柱并且覆盖所述铜柱下面的所述导电层，其中，所述模塑层的杨氏模量处于约5GPa至约20GPa的范围内。

[0020] 在所述的方法中，形成所述模塑层包括：在所述衬底上沉积流体模塑料；通过使用弹性膜以及通过将所述弹性膜按压到所述铜柱结构，使所述流体模塑料成形；以及固化所述流体模塑料以形成所述模塑层。

[0021] 所述的方法进一步包括：从所述铜柱结构去除薄模塑层。

[0022] 在所述的方法中，所述流体模塑料由热固性塑料制成。

[0023] 在所述的方法中，所述模塑层的热膨胀系数处于约20ppm/℃至约60ppm/℃的范围内。

[0024] 在所述的方法中，形成所述模塑层包括：在所述衬底上沉积流体模塑料；固化所述流体模塑料以形成所述模塑层；以及蚀刻一部分所述模塑层以暴露出所述铜柱结构。

[0025] 在所述的方法中，所述铜柱结构包括铜柱和保护层。

附图说明

[0026] 通过参照附图阅读优选实施例的以下详细说明，本发明的上述目的、部件和优点将变得明显，其中：

[0027] 图1示出根据一些实施例的封装组件。

[0028] 图2A示出根据一些实施例的具有铜柱结构的半导体芯片。

[0029] 图2B示出根据一些实施例的具有铜柱结构的半导体芯片。

[0030] 图3A-图3J描述根据一些实施例的经过循序操作形成图2A和图2B中所示的结构的衬底的横截面图。

具体实施方式

[0031] 本发明提供形成铜柱(或凸块)结构的机构，其可以在半导体器件封装中使用，应用于倒装芯片组件、晶圆级芯片尺寸封装件(WLCSP)、三维集成电路(3D-IC)堆叠件、和/或任何先进的封装技术领域。在以下说明中，阐述大量具体细节，以彻底理解本发明。然而，本领域普通技术人员将认识到，本发明可以在没有这些具体细节的情况下实现。在一些情况中，为避免不必要地模糊本发明，对众所周知的结构和工艺不再作详细地描述。贯穿本说明书提及的“一个实施例”或“实施例”意味着关于该实施例所描述的特定部件、结构或特性包括在至少一个实施例中。因此，在贯穿本说明书的各个位置中出现的短语“在一个实施例中”或“在实施例中”不一定全都是指同一个实施例。而且，在一个或多个实施例中，特定部件、结构或特性可以以任何合适的方式进行组合。应该理解，对以下附图不按比例进行绘制；而且，这些附图预期仅用于说明。

[0032] 最近创建了使用铜柱(或铜柱凸块)的铜互连柱技术。代替使用焊料凸块，将电子元件通过铜柱连接至衬底。铜互连柱技术使具有凸块桥接最小可能性的细间距成为可能，减小电路的电容负载并且允许电子元件在较高的频率下运行。焊料合金可能仍是用于保护凸块结构以及接合电子元件所必需的。

[0033] 图1示出根据一些实施例的封装组件100。封装组件100包括接合至工件80的芯片50。芯片50包括如在半导体集成电路制造中采用的衬底10，并且集成电路可以在其中和/或其上形成。将半导体衬底定义为是指包括半导体材料的任何结构，包括但不限于体硅、半导体晶圆、绝缘体上硅(SOI)衬底、或硅锗衬底。还可以使用包括III族、IV族和V族元素的其他半导体材料。衬底10可以进一步包括多个隔离部件(未示出)，诸如，浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。隔离部件可以限定并且隔离各种微电子元件，诸如，元件11。
可以在衬底10中形成的各种微电子元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高电压晶体管、高频晶体管、p-沟道和/或n-沟道场效应晶体管(PFET/NFET)等)；电阻器；二极管；
电容器；电感器；熔丝；和其他合适的元件。实施各种工艺来形成各种微电子元件，所述工艺包括沉积、蚀刻、注入、光刻、退火和其他合适的工艺。将微电子元件互连起来以形成集成电路器件，诸如逻辑器件、存储器器件(例如，SRAM)、RF器件、输入/输出(I/0)器件、芯片上系统(SoC)器件、它们的组合、以及其他合适类型的器件。

[0034] 芯片50(或衬底10)包括层间介电层(未示出)和连接微电子元件的互连结构(未示出)。根据一些实施例，层间介电层和互连结构位于各种微电子元件诸如元件11的上方。层间介电层可以包括低-k介电材料、未掺杂的硅酸盐玻璃(USG)、氮化硅、氮氧化硅、或其他常用的材料。低k介电材料的介电常数(k值)可以小于约3.9或小于约2.5。互连结构中的金属线和通孔/接触件可以由铜或铜合金形成或者包括铜或铜合金。本领域技术人员将了解互连结构和层间介电层的形成细节。

[0035] 图1示出了导电区12，其可以是互连结构的顶部金属层或沉积在顶部金属层上方的再分布层(RDL)。用于导电区12的合适的材料可以包括但不限于例如铜(Cu)、铝(Al)、AlCu、铜合金、或其他合适的导电材料。导电区12还可以被称作金属焊盘区(或金属焊盘)，其在接合工艺中用于将芯片50中的集成电路连接至外部部件，在该情况下所述外部部件是工件80。

[0036] 图1还示出在衬底10上方形成钝化层14并且对其进行图案化以形成暴露出一部分导电区12的开口，用于允许后续凸块形成。在一个实施例中，钝化层14由选自未掺杂的硅酸盐玻璃(USG)、氮化硅、氮氧化硅、氧化硅、以及它们的组合中的非有机材料形成。在另一个实施例中，钝化层14由诸如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等的聚合物层形成，但是也可以使用其他相对软的通常为有机的介电材料。在一些实施例中，如果导电区12是RDL，则在导电区12下方形成另一个钝化层。可以使用另一个钝化层来保护下面的互连结构免于受潮。

[0037] 图1进一步示出在钝化层14上方形成聚合物层16并且对其进行图案化以形成暴露出一部分导电区12的另一个开口，用于允许后续凸块形成。另一个开口可以小于、等于或大于以上描述的钝化层14的开口。在一个实施例中，另一个开口设置在钝化层14的开口内，如图1中所示。聚合物层16由诸如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等的聚合物形成，但是也可以使用其他相对软的通常为有机的介电材料。在一个实施例中，聚合物层16是聚酰亚胺层。在另一个实施例中，聚合物层16是聚苯并恶唑(PBO)层。聚合物层16是软的，并因此具有减小衬底上的固有应力的功能。另外，可以容易地形成具有数十微米厚度的聚合物层16。

[0038] 图1还示出根据一些实施例在聚合物层16上方形成的凸块下金属(UBM)层20。UBM层20可以包括在聚合物层16和金属焊盘区12的暴露部分上形成的第一UBM层18。第一UBM层18还作为聚合物层16中另一个开口的侧壁和底部的衬层(line)。第一UBM层18也被称为扩散阻挡层，可以由钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)等形成。根据一些实施例，将第一UBM层18沉积至厚度在约500埃至约2000埃的范围内。可以在第一UBM层18上形成第二UBM 22。第二UBM层22也被称为铜晶种层，可以具有的厚度为约0.1μm至约1μm，例如约0.5μm，但是厚度可以更大或更小。在一些实施例中，第二UBM层22是含钯(Pd)元素的铜层。

[0039] 图1示出形成铜层34以与下面的第二UBM层22接触。铜层34旨在基本上包括一层，该层包括纯元素铜；包含不可避免的杂质的铜；以及包含少量诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆的元素的铜合金。在一些实施例中，铜层34的厚度大于约30μm。在一些其他实施例中，铜层34的厚度大于约40μm。例如，铜层34厚约40μm至约50μm，或厚约40μm至约70μm，但是厚度可以更大或更小。铜层34在下文中被称为铜柱34。

[0040] 图1还示出在一些实施例中在铜柱34的顶面上形成的保护层40。保护层40可以包括子层36，其可以用作阻挡层以防止铜柱34中的铜扩散至诸如焊料合金的接合材料中，该接合材料用于将衬底10接合到外部部件。防止铜扩散增加了封装件的可靠性和接合强度。保护层40还可以包括子层38，其可以包括镍、锡、锡-铅(SnPb)、金(Au)、银(Ag)、钯(Pd)、铟(In)、镍-钯-金(NiPdAu)、镍-金(NiAu)、其他类似的材料、或合金。子层38可以是多层结构或单层结构。在一些实施例中，第一保护层36是厚度在约1μm至约5μm范围内的镍层。在一些实施例中，第二保护层38是焊料层或金(Au)层。在一些实施例中，保护层40仅包括层36。在一些实施例中，保护层40被省略掉。在一些实施例中，完整的凸块结构42包括第一UBM层18、第二UBM层22、铜柱34、以及保护层40。

[0041] 图1示出芯片50接合至工件80。工件80包括基板70，其可以是封装基板、印刷电路板(PCB)、晶圆、管芯、中介层基板、电介质基板、或其他合适的基板。基板70可以包括电连接至下面的金属互连件72的多条导电迹线。导电迹线可以由基本纯的铜(Cu)、铝-铜合金(AlCu)或诸如钨(W)、镍(Ni)、钯(Pd)、金(Au)和它们的合金的其他金属材料形成。导电迹线的一些区域被定义为用于电连接至铜柱凸块结构42的接合焊盘区76P。在实施例中，在基板70上形成并且图案化掩模层78，以覆盖部分导电迹线，而不覆盖导电迹线的其他部分，诸如，区域(或掩模开口)75。掩模层78可以由阻焊材料层、介电层、聚合物层、或耐焊接材料的任何其他材料形成。具有掩模开口75的掩模层78提供用于在其他基板上焊接凸块结构的窗口。例如，在接合焊盘区76P的开口75上方提供焊料层73，其可以包括锡(Sn)、铅(Pb)、银(Ag)、铜(Cu)、镍(Ni)、铋(Bi)或其组合的合金。

[0042] 以上描述的金属焊盘区12、钝化层(14和16)以及铜凸块(或铜柱)结构42使芯片50能够接合到工件80。然而，这种接合方案具有在导电区12的角部12*附近的钝化层14碎裂以及在介电层和接近铜柱结构42的互连结构的上金属层之间的界面分层的风险。碎裂和分层由接合结构和它们周围的材料的高应力导致。高应力的主要原因之一是接合结构中的不同材料的热膨胀系数(CTE)失配。例如，硅衬底的CTE为约3ppm/℃，用于隔离互连结构的低k介电材料的CTE可以为约20ppm/℃，而封装基板的CTE可以为约17ppm/℃。CTE的明显差异导致应力被施加至接合结构和它们周围的材料。铜柱的使用进一步恶化了碎裂和分层问题，这是因为铜是刚性材料。由热膨胀失配导致的应力被直接转化为铜柱结构42附近的结构。

[0043] 图2A示出根据一些实施例的具有凸块结构47的半导体芯片50′。半导体芯片50′包括衬底10′，其类似于上述衬底10。衬底10′包括元件11′和导电层13，导电层13可以包括Al、Al合金、Cu、Cu合金或其他合适的导电材料。导电层13可以是金属层或RDL。在衬底10′上形成钝化层14′以覆盖导电层13的一部分并且使导电层13的其余部分暴露(open)。图2A示出根据一些实施例钝化层14′覆盖导电层13的边缘并且使导电层13的中心部分暴露(open)。钝化层14′可以由类似于上述钝化层14的材料制成。在一些实施例中，钝化层14′的厚度处于约0.5μm至约2.5μm的范围内。

[0044] 根据一些实施例，在钝化层14′上方形成UBM层20′。UBM层20′类似于上述UBM层20。在UBM层20′上方形成导电层45。导电层45可以是顶部金属层或RDL。导电层45可以由Cu、Cu合金、或它们的组合制成。在一些实施例中，导电层45的厚度处于约2μm至约15μm的范围内。
在导电层45上方形成铜柱34′。铜柱34′通过类似于上述铜柱34的工艺形成。在一些实施例中，铜柱34′的厚度处于约10μm至约80μm的范围内。

[0045] 如上所述，第一保护层36可以是厚度在约0.5μm至约5μm范围内的镍层。在一些实施例中，第二保护层38可以是厚度在约5μm至约35μm范围内的焊料层或金(Au)层。在一些实施例中，保护层40仅包括层36。在一些其他实施例中，不存在保护层40。在一些实施例中，铜柱结构47包括铜柱34′和保护层40。

[0046] 形成模塑层26以围绕铜柱34′并且覆盖导电层45。在一些实施例中，暴露出导电层45的一部分，诸如，不在铜柱34′下方的导电层区域45′。根据一些实施例，模塑层26由流体模塑料制成。将流体模塑料分配在衬底上并且干燥以形成图2A中所示的模塑层26。模塑层
26由杨氏模量高于图1中所示的聚合物层16的材料制成。如上所述，图1的聚合物层16可以由聚酰亚胺制成，聚酰亚胺的杨氏模量为约3.2GPa。上述聚合物层16需要是相对软的，以缓冲施加在凸块结构42上的作用力。然而，铜柱结构47不同于铜柱结构42。铜柱34具有窄基部，其具有宽度WA，宽度WA比其余的铜柱34的宽度WB更窄。相反，铜柱结构47的铜柱34′具有宽度W2，宽度W2也是铜柱34′的基部的宽度。结果，铜柱34′耐受的应力被分布在铜柱34′的宽度W2上方。结果，在铜柱结构47的基部附近经受的应力低于在铜柱结构42的基部附近经受的应力。另外，通过图2A中所示的设计，铜柱结构47不需要聚合物层的缓冲。作为代替，使用模塑层26。较高杨氏模量的模塑层26(硬膜)对铜柱结构47提供结构支持并且减小凸块结构经受的应力。

[0047] 在一些实施例中，模塑层26的杨氏模量处于约5GPa至约25GPa的范围内。虽然模塑层26的杨氏模量高于聚合物层16，但是模塑层26的杨氏模量反映了硬度，不能太高。根据一些实施例，模塑层26的热膨胀系数(CTE)处于约20ppm/℃至约60ppm/℃的范围内。模塑层26可以由热固性塑料制成，其在形成之后不改变形状。模塑层26的示例性材料是环氧树脂。然而，也可以使用非热固性塑料。在形成模塑层26之后，可以对芯片封装件实施其他热处理。这些热处理的温度可以处于约200℃至约260℃的范围内。只要模塑层26不变形并且在后续热处理期间保持杨氏模量，可以使用任何热固性塑料或热塑料来形成模塑层26。

[0048] 铜柱34′被设置在导电层45的一部分45*上方，该部分45*具有宽度W1。在一些实施例中，宽度W2比宽度W1更窄。在一些其他实施例中，宽度W2等于宽度W1，如图2B中所示。模塑层26可以具有围绕铜柱结构47的各种轮廓。图2A和图2B示出两种不同的轮廓。其他形状和轮廓也是可能的。在一些实施例中，宽度W2处于约10μm至约105μm的范围内。在没有诸如图1的WA的较窄基部的情况下，相对于铜柱34的基部，减小了铜柱34′基部处的集中应力的风险。结果，宽度W2可以比图1的WB更窄。类似地，凸块结构的间距，即相邻凸块结构之间的最短距离可以比图1中所示的结构更窄。在一些实施例中，间距处于约40μm至约180μm的范围内。在一些实施例中，宽度W1在约10μm至约105μm的范围内。铜柱34′的高度H1处于约30μm至约60μm的范围内。

[0049] 在钝化层14′上方围绕铜柱34′的区域中的模塑层26的高度H2处于约5μm至约60μm的范围内。在远离铜柱34′的区域(诸如上述区域45′)中在钝化层14′上方的模塑层26的高度H3处于约15μm至约55μm的范围内。

[0050] 图3A至图3J示出根据一些实施例的经过循序操作形成图2A和图2B中所示的结构的衬底10′的横截面图。图3A示出在衬底10′上形成钝化层14′并且对其进行图案化以形成暴露出一部分导电层13的第一开口。钝化层14′可以通过诸如等离子体增强CVD(PECVD)工艺的化学汽相沉积(CVD)工艺沉积。通过光刻胶层图案化衬底10′，然后蚀刻钝化层14′以形成开口。此后，沉积(一个或多个)UBM层20′。(一个或多个)UBM层20′的沉积可以通过物理汽相沉积(PVD)或其他适用的方法实现。在沉积UBM层20′之后沉积并图案化光刻胶层46。

[0051] 然后，根据一些实施例，如图3B中所示，在通过光刻胶层46形成的开口中沉积导电层45。例如，导电层45可以通过电镀工艺沉积。根据一些实施例，在沉积导电层45之后，去除光刻胶层46，沉积并图案化另一光刻胶层48，如图3C中所示。通过光刻胶层48形成的开口49限定用于形成铜柱34′的空间。图3D示出根据一些实施例在开口49中诸如通过电镀形成铜柱34′和保护层40。如果导电层45由铜制成，则可以直接在导电层45上方对铜柱34′进行电镀。图3D还示出凸块结构47的间距P。在形成铜柱34′和保护层40之后，去除光刻胶层48。然后，根据一些实施例，通过蚀刻去除暴露的(一个或多个)UBM层20′，如图3E中所示。

[0052] 此后，根据一些实施例，在衬底10′上分配流体模塑料51以覆盖铜柱34′，如图3F中所示。如上所述，流体模塑料51是化合物，其在干燥之后，杨氏模量高于3.2GPa。例如，流体模塑料51可以由热固性塑料制成。然后，根据一些实施例，在流体模塑料51的表面上对着衬底10′按压弹性膜52，如图3G中所示。在一些实施例中，弹性膜52由特氟纶(Teflon)制成，其是柔性的并且不会粘住流体模塑料51。从而，弹性膜52与流体模塑料51分开以形成模塑层26。对弹性膜52施加力P，直到弹性膜52被按压到铜柱34′上方的保护层40为止。在一些实施例中，力的范围为约200kN(千牛顿)至约400kN。

[0053] 按压流体模塑料51直到在铜柱结构47上仅留下流体模塑料51的薄层51*为止，铜柱结构47包括铜柱34′和保护层40。在一些实施例中，流体模塑料的薄层51*的厚度处于约20埃至约2000埃的范围内。图3G示出根据一些实施例被按压的流体模塑料51保留在铜凸块(或柱)结构47的侧壁上并且覆盖在其上不具有铜柱34′的导电层45。然而，在一些实施例中，弹性膜52可以按压到导电层45′，并且在导电层45′上方留下流体模塑料的薄层。

[0054] 在对弹性膜52施加压力之后，去除弹性膜52并且固化衬底10′以逐出流体模塑料51中的挥发性化合物，诸如，湿气或具有低蒸发温度的其他有机化合物，并且将流体模塑料
51转换成固体支持性模塑层26。在一些实施例中，在约100℃至约250℃的温度下进行固化操作。在一些其他实施例中，固化温度处于约130℃至约180℃的范围内。根据一些实施例，固化工艺的持续时间为约1分钟至约10分钟。固化操作帮助设置模塑层26的形状/轮廓。

[0055] 在固化操作之后，通过蚀刻去除位于铜凸块结构47上方的由薄层51*转换的薄模塑层26*。可以使用干蚀刻或湿蚀刻去除薄模塑层26*。在一些实施例中，通过等离子体蚀刻工艺去除铜凸块结构47上方的薄模塑层26*。图3I示出在去除薄模塑层26*之后衬底10′上的封装的铜凸块结构47的横截面图。在一些实施例中，模塑层26*覆盖导电层45。

[0056] 以上关于图3A-图3I描述的工艺顺序仅是实施例。其他工艺顺序也是可能的。例如，在衬底10′上分配流体模塑料51之后，可以首先固化衬底10′以将流体模塑料51转变成模塑层26。此后，可以实施蚀刻从保护层40的表面去除模塑层26。根据一些实施例，如图3J中所示，蚀刻还可以在铜柱结构47之间重建相对平坦的表面27。

[0057] 上述形成铜柱结构的机构使在平坦导电表面上形成铜柱结构成为可能。另外，铜柱结构通过杨氏模量比聚酰亚胺更高(或更硬的材料)的模塑层支持，聚酰亚胺通常用于支持铜柱。所形成的铜柱结构大大减小了钝化层碎裂和围绕铜柱结构的电介质界面处分层的风险。

[0058] 在一些实施例，提供位于半导体衬底上的半导体器件结构。该半导体器件结构包括：位于半导体衬底上方的凸块下金属(UBM)层和在UBM层上方形成的导电层。半导体器件结构还包括：直接形成在导电层上方的铜柱和围绕铜柱的侧壁并且覆盖铜柱下方的导电层的模塑层。模塑层的杨氏模量处于约5GPa至约25GPa的范围内。

[0059] 在一些其他实施例中，提供位于半导体衬底上的半导体器件结构。半导体器件结构包括：位于半导体衬底上方的凸块下金属(UBM)层、以及在UBM层上方形成的导电层。半导体器件结构还包括：直接形成在导电层上方的铜柱、以及围绕铜柱的侧壁并且覆盖铜柱下方的导电层的模塑层。模塑层的杨氏模量处于约5GPa至约25GPa的范围内。在半导体衬底上具有多于一个铜柱，并且铜柱的间距处于约40μm至约180μm的范围内。

[0060] 在又一些实施例中，提供在衬底上形成铜柱结构的方法。该方法包括：在衬底上方形成钝化层，以及在钝化层上方形成UBM层。钝化层具有暴露出导电区的开口，以及在UBM层上方形成导电层。该方法还包括：在导电层上方形成铜柱结构，以及形成模塑层以围绕铜柱并且覆盖铜柱下面的导电层。模塑层的杨氏模量处于约5GPa至约20GPa的范围内。

[0061] 在以上详细说明中，参考其具体示例性实施例描述本发明。然而，很明显在不背离如权利要求中阐述的本发明的较宽泛精神和范围的情况下可以对其作各种修改、结构、工艺和改变。因此，说明书和附图被视为是说明性的而不是限制性的。可以理解，本发明能够使用多种其他组合和环境并且能够在本文所表达的发明构思的范围内进行改变或修改。