具有界面层的非平面量子阱器件及其形成方法

摘要

披露了用于形成非平面量子阱结构的技术。具体地说，该量子阱结构可用IV族或III-V族半导体材料实现并包括鳍结构。在一个示例性情形下，提供一种非平面量子阱器件，该量子阱器件包括具有衬底(例如硅上的SiGe或GaAs缓冲结构)、IV或III-V材料势垒层(例如SiGe或GaAs或AlGaAs)和量子阱层的量子阱结构。鳍结构被形成在量子阱结构中，而界面层被设置鳍结构之上。栅极金属可横跨鳍结构地沉积。在鳍结构的相应端可形成漏极区/源极区。

权利要求

1.一种用于形成非平面量子阱结构的方法，包括：提供具有衬底、IV或III-V材料势垒层和包括沟道区的量子阱层的量子阱结构；

选择地蚀刻所述量子阱结构以形成鳍结构；

在所述鳍结构上提供界面层，所述界面层的材料具有比所述鳍结构的材料的带隙更高的带隙；

在所述界面层上提供高k电介质层；以及在所述高k电介质层上横跨所述鳍结构提供栅极金属。

2.如权利要求1所述的方法，其特征在于，所述量子阱层是锗量子阱层，而所述鳍结构是锗鳍结构。

3.如权利要求1所述的方法，其特征在于，在所述鳍结构上沉积界面层之后并在横跨所述鳍结构沉积栅极金属之前，所述方法还包括在提供高k电介质层之前在所述界面层上提供中间层。

4.如权利要求1所述的方法，其特征在于，所述界面层覆盖所述鳍结构的100表面和

110表面。

5.如权利要求1所述的方法，其特征在于，所述界面层包括硅。

6.如权利要求5所述的方法，其特征在于，所述界面层包括外延生长的硅。

7.如权利要求1所述的方法，其特征在于，所述界面层包括单个原子单层。

8.如权利要求3所述的方法，其特征在于，所述中间层包括与所述高k电介质层的材料不同的电介质材料。

9.如权利要求8所述的方法，其特征在于，所述中间层包括二氧化硅、氧化铝、氧化锆和硅酸铪中的至少一者。

10.如权利要求3所述的方法，其特征在于，提供所述中间层包括氧化所述界面层的表面。

11.如权利要求1所述的方法，其特征在于，选择地蚀刻所述量子阱结构包括：在所述量子阱结构上图案化硬掩模以进行浅沟槽隔离(STI)图案化；

在所述量子阱结构中蚀刻STI；

在所述STI中沉积电介质材料；以及平坦化所述电介质材料。

12.如权利要求11所述的方法，其特征在于，使所述STI中的电介质材料向下凹进至所述量子阱层的底部。

13.如权利要求1所述的方法，其特征在于，还包括在所述鳍结构的相应端形成漏极区和源极区。

14.如权利要求1所述的方法，其特征在于，所述量子阱结构还包括掺杂层。

15.如权利要求14所述的方法，其特征在于，所述掺杂层包括Δ掺杂。

16.如权利要求1所述的方法，其特征在于，所述量子阱层是外延生长的。

17.一种非平面量子阱器件，包括：具有衬底、IV或III-V材料势垒层和包括沟道区的量子阱层的量子阱结构；

通过选择地蚀刻所述量子阱结构在所述量子阱结构中形成的鳍结构；

在所述鳍结构上设置的界面层；

在所述界面层上设置的高k层；以及横跨所述鳍结构设置的栅极金属。

18.如权利要求17所述的器件，其特征在于，所述量子阱层是锗量子阱层，而所述鳍结构是锗鳍结构。

19.如权利要求17所述的器件，其特征在于，还包括在所述界面层和所述高k层之间的中间层。

20.如权利要求17所述的器件，其特征在于，所述界面层覆盖所述鳍结构的100表面和

110表面。

21.如权利要求17所述的器件，其特征在于，所述界面层包括硅。

22.如权利要求21所述的器件，其特征在于，所述界面层包括外延生长的硅。

23.如权利要求17所述的器件，其特征在于，所述界面层包括单个原子单层。

24.如权利要求19所述的器件，其特征在于，所述中间层包括与所述高k层的材料不同的电介质材料。

25.如权利要求24所述的器件，其特征在于，所述中间层包括二氧化硅、氧化铝、氧化锆和硅酸铪中的至少一者。

26.如权利要求19所述的器件，其特征在于，所述中间层包括从所述界面层表面的氧化获得的材料。

27.如权利要求17所述的器件，其特征在于，还包括在所述鳍结构的相应端的漏极区和源极区。

28.如权利要求17所述的器件，其特征在于，所述量子阱结构还包括掺杂层。

29.一种系统，包括：

处理器，所述处理器包括：

具有衬底、IV或III-V材料势垒层、掺杂层和包括沟道区的量子阱层的量子阱结构；

通过选择地蚀刻所述量子阱结构在所述量子阱结构中形成的鳍结构；

在所述鳍结构上设置的界面层；

在所述界面层上设置的高k层；

在所述高k层上横跨所述鳍结构沉积的栅极金属；

在所述鳍结构的相应端形成的漏极区和源极区；

接触点；以及

耦合至所述处理器的存储器。

30.如权利要求29所述的系统，其特征在于，所述量子阱层是锗量子阱层，所述鳍结构是锗鳍结构，所述界面层包括外延生长的硅，以及包括在所述界面层与所述高k层之间的中间层包括二氧化硅。

说明书

具有界面层的非平面量子阱器件及其形成方法

背景技术

[0001] 一般在III-V或硅锗/锗(SiGe/Ge)材料体系中形成在外延生长的半导体异质结构中的量子阱晶体管器件提供在晶体管沟道中格外高的载流子迁移率。此外，这些器件提供格外高的驱动电流性能。然而，非平面量子阱晶体管往往表现出电荷溢出以及电气性能差的高k电介质和锗界面(至少是因为薄的高k材料的缘故)，这不利地影响到器件的性能。

[0002] 附图简述

[0003] 图1是示出根据本发明的一个实施例的量子阱生长结构。

[0004] 图2示出根据本发明一个实施例的在图1的量子阱生长结构上的硬掩模的沉积和图案化。

[0005] 图3示出根据本发明一个实施例的在图2的量子阱生长结构上形成锗鳍结构的浅沟槽隔离(STI)蚀刻。

[0006] 图4示出根据本发明一个实施例的在图3的量子阱生长结构的锗鳍结构周围沉积和平坦化电介质材料。

[0007] 图5示出根据本发明一个实施例的蚀刻以使图4的量子阱生长结构的STI电介质材料凹进的过程。

[0008] 图6示出根据本发明一个实施例的在图5的量子阱生长结构的锗鳍结构上的栅极电极形成。

[0009] 图7示出根据本发明一个实施例配置的图6所示的器件的立体图。

[0010] 图8示出根据本发明一个实施例的用于形成基于锗鳍的量子阱结构的方法。

[0011] 图9示出根据一个实施例的系统。

具体实施方式

[0012] 披露了形成一种非平面锗量子阱结构的技术，这种量子阱结构表现出提高的电气性能。具体地说，该量子阱结构可用IV族或III-V族半导体材料实现，并包括锗鳍结构，从而有效地提供一混合结构。可使用这些技术以例如改善调制/Δ掺杂的非平面器件中的短沟道效应和栅极长度(Lg)的缩放性。可取得基于鳍的器件的静电优势，同时保持调制/Δ掺杂的器件的高迁移率性优势。

[0013] 如前面讨论的，形成在外延生长的半导体异质结构中(例如在III-V材料体系中)的量子阱晶体管器件在晶体管沟道中提供非常高的载流子迁移率。这些传统器件提供格外高的驱动电流性能。这类量子阱系统可以平面架构或非平面架构来制造。

[0014] 例如FinFET结构的非平面晶体管架构(例如双栅极、三栅极和包围栅极结构)可用来改善静电和短沟道效应，并因此允许Lg缩放性。然而，这类非平面架构一般被认为与形成在外延生长异质结构中的高质量、高迁移率的量子阱晶体管不相容。因此并根据本发明的一个实施例，提供一种非平面的Ge量子阱晶体管器件，它包括设置在Ge鳍和高k层之间的界面层。可选择地，可将中间层设置在界面层和高k层之间以建立与高k材料更好的电气兼容性，如下文中进一步详细解释的那样。该器件可由半导体异质结构形成，例如Ge、SiGe、Si和/或砷化镓(GaAs)、砷化铝(AlAs)。用IV族或III-V族材料制造的任何数量的外延生长异质结构可配置有基于锗鳍的沟道。该异质结构可被图案化和蚀刻成一个或多个窄鳍。

[0015] 用于制造该器件的工艺流程例如可按照制造传统的基于硅的非平面器件时使用的相同方式来实现，包括浅沟槽隔离(STI)、栅极叠层、源极/漏极区和接触点形成。

[0016] 根据本发明一个实施例配置的IV/III-V/Ge体系的一个优势是非平面结构中的电荷溢出大为减少，这允许Ge量子阱鳍中的电荷约束。

[0017] 因此，给出要求的Ge量子阱结构，可形成根据本发明实施例的鳍结构(连同栅极区、源极区和漏极区和接触点等)。因此，根据一示例性实施例，非平面结构Ge量子阱晶体管器件的形成可总体包括在鳍表面上设置硅封装层或界面层以允许将电荷约束在Ge量子阱鳍中。

[0018] 图1示出根据本发明一个实施例的可用于制造非平面锗量子阱器件的示例性Ge量子阱生长结构的横截面侧视图。该量子阱生长结构可以是例如传统的SiGe/Ge或GaAs/Ge量子阱结构。尽管图1中没有示出覆盖层，然而如本领域内技术人员知晓的那样，一些实施例可包括在该结构上提供覆盖层。因此，如前面讨论的那样，注意根据本发明实施例形成的非平面Ge量子阱晶体管器件可通过配置有多种IV或III-V材料、具有可选的掺杂层和缓冲层的任何数量的量子阱生长结构来实现，如受本公开启示所显而易见那样。要求保护的本发明不旨在局限于任何具体的量子阱生长结构。

[0019] 如图1中可以看出的那样，量子阱生长结构包括衬底，在其上形成成核层和缓冲层。该结构进一步包括IV族或III-V族材料势垒层，在该势垒层上形成间隔层，在间隔层上形成Ge量子阱层。其它实施例可包括更少的层(例如更少的缓冲层)或更多的层(例如在量子阱层下方的额外间隔层和/或掺杂层)或不同的层(例如以不同半导体材料、成分和/或掺杂物形成的层)。这些层可使用已建立的半导体工艺(例如金属有机化学气相沉积、分子束外延、光刻或其它这类适宜的工艺)以任何适当的层厚和其它要求的层参数来实现，并且可以是渐变的(例如以线性或阶梯方式)以改善其它晶格不同材料的相邻层之间的晶格常数匹配。一般来说，结构的特定层和尺寸将依赖于诸如要求的器件性能、制造能力和所使用的半导体材料之类的因素。

[0020] 该衬底可像通常那样实现，并且这里可使用任何数量的适宜衬底类型和材料(例如p型、n型、中性型、硅、锗、高电阻率或低电阻率、切余或非切余、大块结构、绝缘体上硅等)。在一个示例性实施例中，衬底是大块的Si衬底。在另一示例性实施例中，衬底是大块的Ge衬底。其它实施例可使用绝缘体上半导体结构，例如绝缘体上硅(SOI)或绝缘体上锗(GeOI)或绝缘体上硅锗(SiGeOI)。

[0021] 成核层和缓冲层可形成在衬底上，并也可像通常那样实现。在一具体示例性实施例中，成核层和缓冲层由SiGe(例如60％Ge)或GaAs制成，并具有大约0.5μm至2.0μm的总厚度(例如大约25nm至50nm厚的成核层以及大约0.3μm至1.9μm厚的缓冲层)。如所知那样，可使用成核层和缓冲层来通过例如GaAs材料之类的III-V材料的双原子层来填充最低的衬底台地。成核层可用来产生无逆相畴的虚极衬底(virtual polar substrate)，并且缓冲层可用来提供位错过滤缓冲结构，由此为量子阱结构提供压应变和/或控制衬底和势垒层之间的晶格失配。缓冲层也可包括渐变的缓冲结构，它也可像通常那样实现。如已知那样，通过形成渐变的缓冲层，错位可沿相对其中的相对对角平面滑动，以有效地控制衬底和IV-III-V材料势垒层(和/或任何中间层)之间的晶格失配。如将能理解的那样，这些渐变层可用于量子阱结构或叠层的其它位置。注意，可从本发明实施例获益的其它量子阱结构没有成核层和/或缓冲层也可实现。例如，具有以具有充分相似的晶格常数的材料实现的衬底和势垒层的实施例没有渐变的缓冲结构也能实现。

[0022] IV/III-V势垒层在该示例性实施例中被形成在成核层和缓冲层上，并也可像通常那样实现。在一个具体示例性实施例中，势垒层以Si1-xGex(x在40-80的范围内，例如为60)或GaAs或Al1-xGaxAs(x在50-90的范围内，例如70)实现，并具有4nm和120nm范围内的厚度(例如100nm±20nm)。总地来说，势垒层由带隙高于形成上覆的量子阱层的材料的材料形成，并具有足够的厚度以提供对晶体管沟道中的电荷载子的电位势垒。如所能理解的那样，势垒层的实际构成和厚度将依赖于例如衬底和量子阱层的材料和/或厚度之类的因素。在这里可使用许多这类势垒材料和配置，如受本公开启发能够理解的那样。

[0023] 如果提供掺杂层(未示出)，掺杂层可形成在该示例性量子阱生长结构中的势垒层之上(或之内)，并也可像通常那样实现。一般来说，势垒层可由掺杂层掺杂以向量子阱层供给载流子。对于利用SiGe材料势垒层的n型器件，可例如使用硼和/或碲杂质来实现掺杂，而对于p型器件，可例如使用铍(Be)和/或碳来实现掺杂。掺杂层的厚度将依赖于例如掺杂类型和所使用的材料之类的因素。例如，在一个示例性实施例中，掺杂层是具有厚度在大约 至 之间的硼Δ掺杂的Si40Ge60层。在另一实施例中，掺杂层是厚度在大约 至 之间的Be调制掺杂的GaAs层。可例如基于用于Ge量子阱层的沟道中的薄片载流子浓度来选择掺杂。如受本公开启发所能理解的那样，本发明的实施例可通过具有任何类型适宜的掺杂层或多层的量子阱结构来实现。

[0024] 间隔层被形成在缓冲层之上(或上方)，并也可像通常那样实现。在一个具体示例性实施例中，间隔层以Si1-xGex(x在40-80的范围内，例如为60)或GaAs或Al1-xGaxAs(x在50-90的范围内，例如70)实现，并具有0.2nm至70nm范围中的厚度(例如5nm)。总地来说，间隔层可被配置成向量子阱层提供压应变，该量子阱层发挥半导电性沟道的作用。注意，可从本发明实施例获益的其它量子阱结构没有间隔层也可实现。

[0025] 量子阱层也可像通常那样实现。总地来说，量子阱层通过未经掺杂的锗实现，其具有大约 至 的示例性厚度。如能理解的那样，在这里可使用众多其它的量子阱层配置。从更普遍的意义上说，该量子阱层具有比IV/III-V势垒层更小的带隙，是未经掺杂的，并具有充足的厚度，以给诸如晶体管之类的给定应用提供足够的沟道电导率以用于存储器单元或逻辑电路。量子阱层可因势垒层、上势垒层或其两者而应变。

[0026] 在器件叠层形成后——该器件叠层总体包括衬底至前述量子阱层——，覆盖层(未示出)可选地形成在量子阱层上。在一个具体示例性实施例中，覆盖层是用SiGe或Si实现的并具有2nm至10nm(例如6nm)的范围中的厚度。如能理解的那样，可使用其它适宜的覆盖层材料来保护下面的锗量子阱层。

[0027] 图2-7示出根据本发明实施例配置的基于Ge鳍的量子阱结构的形成的横截面立体图。如能理解的那样，基于鳍的结构可形成在图1所示的器件叠层上或任何数量的其它量子阱生长结构上。注意，可在整个形成工艺中包括例如平坦化(例如化学机械抛光或CMP)的中间处理以及后续的清洗处理，即便这种处理未被明确讨论。

[0028] 图2示出根据本发明一个实施例在图1的量子阱生长结构上的硬掩模的沉积和图案化。用于浅沟槽隔离(STI)形成的这种图案化可使用标准光刻法执行，包括沉积硬掩模材料(例如二氧化硅、氮化硅和/或其它适宜的硬掩模材料)、在将被暂时留存以保护下层鳍结构(在这种情形下是Ge沟道)的一部分硬掩模上图案化光阻剂、蚀刻以去除硬掩模的未掩模(没有光阻剂)部分(例如使用干蚀刻或其它适宜的硬掩模去除工艺)、然后剥离经图案化的光阻剂。在图2所示的示例性实施例中，所得到的硬掩模处于器件叠层中央并形成在一个位置，但在其它实施例中，硬掩模可偏移至叠层的一侧和/或位于叠层上的多个位置，这依赖于具体有源器件。

[0029] 根据本发明一个实施例，图3示出用于在图2的量子阱生长结构上形成锗鳍结构的浅沟槽隔离(STI)蚀刻，而图4示出在锗鳍结构周围的电介质材料的沉积和平坦化。锗鳍一开始由于锗和势垒层、间隔层的IV或III/V材料之间的晶格失配而受到双轴压应变。锗层中的材料蚀刻导致所得的锗鳍中的单轴应变。这也可使用标准光刻法实现，包括蚀刻以去除未受硬掩模保护的部分(例如湿蚀刻或干蚀刻)以及沉积电介质材料(例如SiO2或其它适宜的电介质材料)。STI蚀刻的深度可改变，但在一些示例性实施例中在Ge量子阱层下方 至 的范围内。在该示例性实施例中，蚀刻深度几乎到达材料势垒层的底部。总地来说，蚀刻应当至足够的深度以允许量子阱沟道(例如与相邻的元件或其它潜在的干扰源)电气隔绝，例如下至势垒层或甚至下至衬底层。在形成STI和沉积电介质材料后，可对沉积的电介质材料抛光/平坦化(例如使用CMP)。注意，硬掩模可保留在其上以保护锗沟道。

[0030] 图5示出根据本发明一个实施例蚀刻以使图4的量子阱生长结构的STI电介质材料凹进的过程。这也可使用标准光刻法来执行，包括蚀刻以去除电介质材料(例如使用湿蚀刻，但也一样可使用干蚀刻)。凹进蚀刻的深度可变化，但它例如一般在锗量子阱层(沟道)的底部之间并高于间隔层。如所看到的那样，在该示例性实施例中，凹进蚀刻深度直至锗量子阱层(沟道)的底部。注意，硬掩模仍然在位以保护Ge鳍结构(或沟道)。

[0031] 图6示出根据本发明一个实施例在图5的量子阱生长结构的锗鳍结构上的栅电极形成。所得到的结构，如图7中的立体图所示，实际上是配置成FinFET器件的Ge量子阱结构(因此是非平面的)。如所知那样，FinFET是构建在半导体材料的薄条带(一般被称为鳍)周围的晶体管。FinFET器件包括标准场效应晶体管(FET)节点，其包括栅极电介质(一般是高k的)、源极区和漏极区(在图7中仅一般地示出源极/漏极区中的一个)。器件的导电沟道位于在栅极电介质之下的鳍的外侧上。具体地说，电流沿鳍的两侧壁(与衬底表面垂直的两侧)和沿鳍的顶部(与衬底表面平行的一侧)行进。由于这些配置的导电沟道基本沿鳍的三个不同的外部平面区定位，因此这种FinFET设计有时被称为三栅极FinFET。其它类型的FinFET配置也是可用的，例如所谓的双栅极FinFET，其中导电沟道主要地仅沿鳍的两侧壁(而不沿鳍的顶部)定位。鳍的高度可由器件需求确定，并可仅受蚀刻能力限制。

[0032] 如图6所示，根据一实施例，硬掩模可被去除(例如干蚀刻或湿蚀刻)并且界面层可被设置在Ge沟道上方。该界面层可例如是硅层，它可外延生长地设置在Ge鳍的所有表面上。如图6所示，该界面层覆盖鳍的所有有源表面，即如图所示的露出100表面(鳍的顶表面)和110表面(鳍的侧表面)。在双栅极器件的情形下，界面层可仅覆盖110或鳍的侧表面，鳍的顶表面100设有例如氮化硅之类的隔离层。界面层可包括一个或多个层，例如一个或多个硅单层。优选地，界面层尽可能地薄。例如，界面层可包括外延生长地设置在鳍上的硅单层。界面层的薄度有利于防止任何空状态(empty state)、电荷中心或缺陷出现在界面层中，如此防止电荷从鳍迁移进入界面层。界面层越厚，由于界面层材料和鳍材料之间的晶格失配，界面层材料(例如硅)在其与鳍的锗材料的界面处形成缺陷的机会越大。然而，比界面层材料的单层更厚的界面层也在实施例的范围内，只要它有效地防止电荷从鳍材料朝向高k材料迁移。适用于界面层的材料将具有比鳍材料的带隙更高的带隙。为了确保界面层和鳍材料之间无缺陷的界面相容性，可设置界面层以表现出与鳍材料的原子-原子键合。因此，提供界面层的优选方式是借助外延生长。界面层的厚度可例如在大约 至大约之间。

[0033] 仍然参见图6，可选择地，中间层可被设置在界面层和高k层之间。中间层可提供电气优势，其中高k层的材料具有呈现与界面层的材料的界面不相容(例如存在悬空键)的趋势。以其中高k层包括氧化铪并且界面层包括硅的情形为例，这两个层之间的界面容易出现允许其中的电荷迁移的悬空键或缺陷。在这些情形下，希望在高k层和界面层之间提供一中间层以减轻前面提到的界面相容性，并一方面提供与高k层的基本电气惰性界面而另一方面提供与界面层的基本电气惰性界面。中间层的适用材料可包括二氧化硅。总地来说，中间层可包括任何电介质材料，例如提供与高k层材料的电气相容界面(即没有悬空键、缺陷或电荷中心的界面)的高k或低k电介质。中间层可例如包括氧化铝、氧化锆或硅酸铪。在界面层包括硅的情形下，可通过以传统方式来氧化硅界面层的表面来提供含二氧化硅的中间层，然而任何其它提供中间层的适宜方式也落在实施例的范围内。例如，中间层可根据提供电介质层的任何公知方法沉积，例如使用CVD、PVD或ALD。中间层的厚度可例如在大约 至大约 之间。就中间层的材料可包括电介质材料这方面来说，它可充当包含高k层的栅极电介质的一部分。结果，高k层和中间层的厚度可被确定为取得就介电效率和界面兼容性而言最佳的结果，如本领域内技术人员所能理解的那样。

[0034] 仍然参见图6，沉积在顶部势垒层上的高k栅极电介质可以是例如具有 至(例如 )范围内的厚度的膜，并可例如通过氧化铪、氧化铝、五氧化钽、氧化锆、铝酸镧、钪酸钆、氧化铪硅、氧化镧、氧化镧铝、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或者具有比例如二氧化硅更大的介电常数的其它这类材料实现。高k栅极电介质可根据任何已知的方法来提供，例如使用PVD、CVD或ALD。总地来说，如果提供中间层，则在高k层和中间层之间不需要存在原子-原子键，只要中间层的提供基本上消除鳍材料和高k材料之间的界面区中的悬空键。

[0035] 仍然参见图6，在高k栅极电介质上沉积的栅极金属可以是例如镍、金、铂、铝、钛、钯、钛镍或其它适宜的栅极金属或合金。源极和漏极区可像通常针对FinFET结构实现那样形成，并可配置为与栅极相同的金属或另一适宜的接触金属。如受本公开启发所能理解的那样，顶部势垒层、高k栅极电介质、栅极金属和源极/漏极区可使用标准FinFET处理来实现。

[0036] 图8示出根据本发明一个实施例用于形成基于锗鳍的量子阱结构的方法。该量子阱结构可根据需要地配置，并总体包括叠层，该叠层包括衬底、IV/III-V势垒层以及量子阱层。

[0037] 该方法包括对硬掩模图案化803以进行浅沟槽隔离(STI)图案化。图案化可包括例如：沉积硬掩模材料；在将暂时留存以在STI蚀刻过程中保护器件的下层鳍结构的一部分硬掩模上图案化光阻剂；蚀刻以去除硬掩模的未经掩模(无光阻剂)部分(例如使用干蚀刻或其它适宜的硬掩模去除工艺)；并随后剥离经图案化的光阻剂，以提供经图案化的STI硬掩模。

[0038] 该方法继续在Ge量子阱结构中蚀刻805STI，由此形成鳍结构。在一示例性情形下并如前面解释的，沟槽形成可使用一种或多种干蚀刻和/或湿蚀刻来执行。该方法继续在STI中沉积807电介质材料，并平坦化该电介质材料。该方法继续蚀刻809以使STI材料凹进(例如向下凹进至Ge量子阱层的底部，并在掺杂层之前)。蚀刻可例如通过湿蚀刻来实现。

[0039] 方法继续在鳍结构上提供811界面层和可选的中间层。之后，方法通过提供高k层在811继续。高k栅极电介质可以是例如具有用以充分隔离金属栅极的适宜厚度和比例如二氧化硅更大的介电常数的膜。这里也可使用其它适宜的栅极电介质(例如非高k电介质)，并且在顶部势垒层本身提供充分隔离的某些实施例中，不需要任何栅极电介质。方法继续在顶部势垒层之上和横跨形成器件沟道的隔离Ge鳍结构地沉积812栅极金属，并在鳍结构(沟道)的相应端形成815漏极区和源极区。栅极金属和源极/漏极区可使用标准处理(沉积、掩模、蚀刻、平坦化等)来实现。

[0040] 因此，可提供在鳍和高k层之间夹设有界面层的非平面量子阱结构。该结构可例如被用作FinFET器件(例如双栅极或三栅极FinFET)，它们适用于许多应用(例如处理器、存储器等)。

[0041] 根据本公开，许多实施例和配置将是显而易见的。例如，本发明一示例性实施例提供一种形成非平面量子阱结构的方法。该方法包括：接收具有衬底、IV或III-V材料势垒层和未掺杂的锗量子阱层的量子阱结构。该方法还包括：选择地蚀刻量子阱结构以形成锗鳍结构；在鳍结构上沉积界面层和可选的中间层；并横跨鳍结构沉积栅极金属。在一特定情形下，选择地蚀刻量子阱结构的步骤包括：对量子阱结构上的硬掩模进行图案化以进行浅沟槽隔离(STI)图案化；在量子阱结构中蚀刻STI；在STI中沉积电介质材料以及平坦化该电介质材料。在一种这样的情形下，STI中的电介质材料被向下凹进至锗量子阱层的底部。该方法可包括在鳍结构的相应端形成漏极区和源极区。在另一特定情形下，在鳍结构上沉积界面层之后并在横跨鳍结构沉积栅极金属之前，该方法还包括在界面层上沉积高k栅极电介质层。量子阱结构可以是例如外延生长的异质结构。掺杂层(如果提供的话)可包括例如Δ掺杂，其调制掺杂一未经掺杂的锗量子阱层。在另一特定情形下，未经掺杂的锗量子阱层可在掺杂层之后外延地生长。在一个实施例中，可对该量子阱鳍进行掺杂。在又一实施例中，为了进一步改善鳍内的压应力，可提供凹进的源极区和漏极区并用III/V或SiGe材料来填充它。

[0042] 本发明的另一示例性实施例提供一种非平面的量子阱器件。该器件包括：具有衬底、IV或III-V材料势垒层和锗量子阱层的量子阱结构。该器件还包括：形成在量子阱结构中的锗鳍结构；设置在鳍结构上的界面层；设置在界面层上的可选的中间层以及横跨鳍结构沉积的栅极金属。器件可包括例如与鳍结构毗邻的浅沟槽隔离(STI)中的凹进电介质材料。在一种这样的情形下，STI中的电介质材料被向下凹进至锗量子阱层的底部。器件可包括在鳍结构的相应端形成的漏极区和源极区。器件可包括沉积在界面层和栅极金属之间的高k栅极电介质。在一示例性情形下，非平面量子阱结构包括FinFET器件。在另一示例性情形下，IV或III-V材料势垒层是通过硅锗或砷化镓或砷化铝镓实现的，并且衬底包括硅上的硅锗或砷化镓缓冲结构。在另一示例性情形下，量子阱结构是外延生长的异质结构。在另一示例性情形下，掺杂层(如果提供的话)可包括Δ掺杂，其调制掺杂一未经掺杂的锗量子阱层。在另一示例性情形下，未经掺杂的锗量子阱层在掺杂层之后(在势垒层之上或之内)外延地生长。

[0043] 要理解，这些实施例涵盖在衬底上提供多个鳍结构，并且形成多个nMOS晶体管结构或pMOS晶体管结构的工艺可并行地在多个鳍结构中执行。因此，为简化起见在这里示出单个鳍结构。另外，这些实施例不仅限于锗鳍的使用，由任何其它适宜材料制成的鳍的使用也包括在其范围内。

[0044] 图9示出根据一实施例的计算机系统。在一些实施例中，系统900包括处理器910、存储器装置920、存储器控制器930、图形控制器940、输入和输出(I/O)控制器950、显示器952、键盘954、定点装置956、外围设备958，所有这些部件通过总线960可通信地彼此耦合。
处理器910可以是通用处理器或专用集成电路(ASIC)。I/O控制器950可包括用于有线或无线通信的通信模块。存储器设备920可以是动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪存装置或这些存储器装置的组合。因此，在一些实施例中，系统
900中的存储器装置920不一定包括DRAM装置。

[0045] 系统900中所示的一个或多个部件可包括本文中包含的各实施例中的一个或多个非平面器件。例如，处理器910或存储器装置920或I/O控制器950的至少一部分或这些部件的组合可包括在集成电路封装件中，该集成电路封装件包括本文所述结构的至少一个实施例。

[0046] 这些元件执行它们业内公知的传统功能。尤其，在由处理器910执行期间，存储器装置920在某些情形下可用于提供对形成根据一些实施例的结构的方法的可执行指令的长期存储，而在其它实施例中可用来以短期方式存储用于形成根据这些实施例的结构的方法的可执行指令。另外，指令可被存储或以其它方式关联于与系统可通信耦合的机器可访问介质，机器可访问介质例如是紧凑盘只读存储器(CD-ROM)、数字多功能盘(DVD)、软盘、载波和/或其它传播的信号。在一个实施例中，存储器装置920可向处理器910提供可执行的指令以供执行。

[0047] 系统900可包括计算机(例如台式机、膝上计算机、手持计算机、服务器、Web设备、路由器等)、无线通信设备(例如蜂窝电话、无绳电话、寻呼机、个人数字助理等)、计算机关联的外围设备(例如打印机、扫描仪、监视器等)、娱乐设备(例如电视机、收音机、立体声、磁带和压缩盘播放器、视频卡带录像机、便携式摄像机、数字照相机、MP3(运动图象专家组，音频层3)播放机、视频游戏、手表等)，诸如此类。

[0048] 出于说明和描述的目的，已给出本发明的示例实施例的上述描述。它不旨在穷尽或者将本发明限制在所公开的准确的形式。根据上述公开，许多修改和变化是可能的。本发明的范围不是由该详细说明书限制而是由所附权利要求限定。