一种具有叠层结构的U型沟道隧穿晶体管及其制备方法

摘要

本发明属于半导体器件技术领域，具体涉及一种具有叠层结构的U型沟道隧穿晶体管及其制备方法。本发明通过外延生长的方法在隧穿晶体管的锗化硅源区下面形成一层与锗化硅源区掺杂类型相反的高掺杂硅层，锗化硅相对于硅具有更窄的禁带宽度，因此可以提高源区和沟道区之间的能带弯曲程度，进而能够减小隧穿长度、提高隧穿效率。本发明所提出的具有叠层结构的U型沟道隧穿晶体管可以在不影响关断电流的情况下大幅度提高开启电流，降低亚阈值摆幅。

权利要求

1.一种具有叠层结构的U型沟道隧穿晶体管的制备方法，该晶体管，包括：一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底内形成的具有第二种掺杂类型的漏区；

在所述半导体衬底内靠近漏区的一侧形成的U型沟道区；

在所述U型沟道区之上形成的覆盖整个U型沟道区表面的栅介质层；

在所述栅介质层之上形成的栅极；

在所述半导体衬底上所述U型沟道区的非漏区一侧形成的具有第一种掺杂类型的锗化硅源区；

在所述半导体衬底上,且位于所述锗化硅源区之下形成的具有第二种掺杂类型的高掺杂硅层，其物理厚度范围为1-10纳米；

其特征在于，包括：

在具有第一种掺杂类型的半导体衬底表面生长第一层绝缘薄膜；

以所述第一层绝缘薄膜为硬掩膜刻蚀所述半导体衬底形成用于形成源区的区域；

在所形成的用于形成源区的区域内外延生长一层具有第二种掺杂类型的高掺杂硅层；

在所形成的具有第二种掺杂类型的高掺杂硅层之上继续外延生长一层具有第一种掺杂类型的锗化硅层，作为器件的源区；

剥除第一层绝缘薄膜后，通过光刻工艺和刻蚀工艺刻蚀半导体衬底形成U型凹槽；

在所形成的U型凹槽的表面形成器件的栅介质层；

在所形成的栅介质层之上形成第一层导电薄膜，并通过光刻工艺和刻蚀工艺刻蚀所形成的第一层导电薄膜形成器件的栅极；

通过离子注入工艺在半导体衬底内所述U型凹槽的非源区侧形成具有第二种掺杂类型的漏区。

2.如权利要求1所述的具有叠层结构的U型沟道隧穿晶体管的制备方法，其特征在于所述的第一种掺杂类型为p型掺杂，所述的第二种掺杂类型为n型掺杂；或者，所述的第一种掺杂类型为n型掺杂，所述的第二种掺杂类型为p型掺杂。

3.如权利要求1所述的具有叠层结构的U型沟道隧穿晶体管的制备方法，其特征在于所述的第一层绝缘薄膜为氧化硅或者为氮化硅。

说明书

一种具有叠层结构的U型沟道隧穿晶体管及其制备方法

技术领域

[0001] 本发明属于半导体器件技术领域，具体涉及一种U型沟道隧穿晶体管及其制造方法。

背景技术

[0002] 随着集成电路产业的不断发展，以等比例缩小为动力的金属-氧化物-半导体场效应晶体管（MOSFET）集成电路技术已经迈入纳米尺寸，并将继续遵循摩尔定律进一步缩小器件尺寸，以满足芯片微型化、高密度化、高速化和系统集成化的要求。如今的集成电路器件技术节点已经处于50纳米左右，MOSFET源漏极之间的漏电流，随着沟道长度的缩小而迅速上升。特别是当沟道长度下降到30纳米以下时，有必要使用新型的器件以获得较小的漏电流，从而降低芯片功耗。比如，采用隧穿晶体管，可以减少源漏极间的漏电流。

[0003] 图1是现有技术的U型沟道隧穿晶体管的结构剖面图。如图1，在半导体衬底100内形成有隧穿晶体管的源区103和漏区107，源区103的掺杂类型与漏区107的掺杂类型相反，且与半导体衬底100的掺杂类型相同。隧穿晶体管在开启时在半导体衬底100内、介于源区103和漏区107之间形成有U型沟道区11。覆盖U型沟道区11形成的栅介质层104为二氧化硅或者为具有高介电常数值的绝缘介质。位于栅介质层104之上的栅极105为掺杂的多晶硅或者为金属层。栅极105的侧墙106是绝缘材料，比如为氮化硅或者为二氧化硅，侧墙106将栅极与该器件中的其它导电层绝缘。所示源区的接触体108、栅极的接触体109和漏区的接触体110由导电材料形成，并用于将源区103、栅极105和漏区107与外部电极相连接。

[0004] 然而，隧穿晶体管在工作时，源区与沟道区之间的能带间距较大，使得隧穿效率较低、器件的开启电流较小。

发明内容

[0005] 本发明的目的在于提供一种具有叠层结构的U型沟道隧穿晶体管，能够减小源区与沟道区之间的能带间距，从而提高隧穿效率、增大器件的开启电流。

[0006] 本发明提出了一种具有叠层结构的U型沟道隧穿晶体管，其主要包括：

[0007] 一个具有第一种掺杂类型的半导体衬底；

[0008] 在所述半导体衬底内形成的具有第二种掺杂类型的漏区；

[0009] 在所述半导体衬底内靠近漏区的一侧形成的U型沟道区；

[0010] 在所述U型沟道区之上形成的覆盖整个U型沟道区表面的栅介质层；

[0011] 在所述栅介质层之上形成的栅极；其中,

[0012] 所述U型沟道区的非漏区侧形成的具有第一种掺杂类型的锗化硅源区；

[0013] 在所述半导体衬底上,且位于所述锗化硅源区之下形成的具有第二种掺杂类型的高掺杂硅层，其物理厚度范围为1-10纳米。

[0014] 所述的第一种掺杂类型为p型掺杂，所述的第二种掺杂类型为n型掺杂，或者，所述的第一种掺杂类型为n型掺杂，所述的第二种掺杂类型为p型掺杂。

[0015] 本发明还提出了如上所述的具有叠层结构的U型沟道隧穿晶体管的制备方法，包括：

[0016] 在具有第一种掺杂类型的半导体衬底表面生长第一层绝缘薄膜；

[0017] 以所述第一层绝缘薄膜为硬掩膜,刻蚀所述半导体衬底形成用于形成源区的区域；

[0018] 在所形成的用于形成源区的区域内外延生长一层具有第二种掺杂类型的高掺杂硅层；

[0019] 在所形成的具有第二种掺杂类型的高掺杂硅层之上继续外延生长一层具有第一种掺杂类型的锗化硅层，作为该器件的源区；

[0020] 剥除第一层绝缘薄膜后，通过光刻工艺和刻蚀工艺刻蚀半导体衬底形成U型凹槽；

[0021] 在所形成的U型凹槽的表面形成器件的栅介质层；

[0022] 在所形成的栅介质层之上形成第一层导电薄膜，并通过光刻工艺和刻蚀工艺刻蚀所形成的第一层导电薄膜形成器件的栅极；

[0023] 通过离子注入工艺在半导体衬底内所述U型凹槽的非源区侧形成具有第二种掺杂类型的漏区。

[0024] 如上所述的具有叠层结构的U型沟道隧穿晶体管的制造方法，所述的第一种掺杂类型为p型掺杂，所述的第二种掺杂类型为n型掺杂，或者，所述的第一种掺杂类型为n型掺杂，所述的第二种掺杂类型为p型掺杂。

[0025] 如上所述的具有叠层结构的U型沟道隧穿晶体管的制造方法，所述的第一层绝缘薄膜为氧化硅或者为氮化硅。

[0026] 本发明通过外延生长的方法在隧穿晶体管的锗化硅源区下面形成一层与锗化硅源区掺杂类型相反的高掺杂硅层，锗化硅相对于硅具有更窄的禁带宽度，因此可以提高源区和沟道区之间的能带弯曲程度，进而能够减小隧穿长度、提高隧穿效率。

[0027] 本发明所提出的锗化硅源区和高掺杂硅层的叠层结构和硅源区与高掺杂硅层的叠层结构、锗化硅源区与高掺杂锗化硅层的叠层结构以及硅源区与高掺杂锗化硅层的叠层结构相比，具有更好的性能。

[0028] 本发明所提出的具有叠层结构的U型沟道隧穿晶体管可以在不影响关断电流的情况下大幅度提高开启电流，降低亚阈值摆幅。

附图说明

[0029] 图1为现有技术的U型沟道隧穿晶体管的结构剖面图。

[0030] 图2为本发明所公开的具有叠层结构的U型沟道隧穿晶体管的一个实施例的剖面图。

[0031] 图3为本发明所提出的具有叠层结构的U型沟道隧穿晶体管的能带图。

[0032] 图4至图11为本发明所公开的具有叠层结构的U型沟道隧穿晶体管的制造方法的一个实施例的工艺流程图。

具体实施方式

[0033] 下面结合附图与具体实施方式对本发明作进一步详细的说明，在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。

[0034] 图2是本发明所公开的具有叠层结构的U型沟道隧穿晶体管的一个实施例，它是沿该器件沟道长度方向的剖面图。如图2，具有第一种掺杂类型的半导体衬底200可以为单晶硅、多晶硅或者为绝缘体上的硅，且被低浓度的n型或p型杂质掺杂过，掺杂浓度比如为1e16cm-3。在半导体衬底200内形成有具有第二种掺杂类型的漏区207，漏区207的掺杂类型-3
与半导体衬底200的掺杂类型相反，其掺杂浓度比如为1e19cm 。

[0035] 在半导体衬底200内形成有隧穿晶体管的U型沟道区401，U型沟道区401不是通过加工形成的，而是隧穿晶体管在进行工作时在半导体衬底200内形成的反型层。

[0036] 覆盖U型沟道区401的表面形成有隧穿晶体管的栅介质层204，栅介质层204可以为二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料，其物理厚度范围优选为1-20纳米。

[0037] 在栅介质层204之上形成有隧穿晶体管的栅极205，栅极205可以为金属、合金或者为掺杂的多晶硅。

[0038] 在半导体衬底200上、位于U型沟道区401的非漏区侧形成有具有第一种掺杂类型的锗化硅源区203，其掺杂浓度比如为1e20cm-3。

[0039] 在半导体衬底200上位于锗化硅源区203之下形成有具有第二种掺杂类型的高掺杂硅层202，其掺杂浓度比如为5e19cm-3，物理厚度范围为1-10纳米。

[0040] 隧穿晶体管的栅极侧墙206可以为二氧化硅或者氮化硅，栅极侧墙是业界所熟知的结构，用于将栅极205与该器件中的其它导电层绝缘。

[0041] 所示源区接触体208、栅极的接触体209、漏区的接触体210由导电材料形成，并用于将源区203、栅极205、漏区207与外部电极相连接。

[0042] 图3为本发明所提出的具有叠层结构的U型沟道隧穿晶体管的能带图。本发明在隧穿晶体管的锗化硅源区下面加入一层与锗化硅源区掺杂类型相反的高掺杂硅层，锗化硅相对于硅具有更窄的禁带宽度，所形成的pn异质结具有较小的能带间距，进而能够提高隧穿效率。

[0043] 本发明所公开的具有叠层结构的U型沟道隧穿晶体管可以通过很多方法制造，以下所叙述的是制造如图2所示结构的具有叠层结构的U型沟道隧穿晶体管的一个实施例的工艺流程。

[0044] 首先，如图4所示，在提供的具有第一种掺杂类型的半导体衬底200内通过浅沟槽隔离（STI）工序形成有源区（图中未示出）,这种STI工艺是业界所熟知的。接着在半导体衬底200的表面生长第一层绝缘薄膜201，第一层绝缘薄膜201可以为二氧化硅或者为氮化硅。接着在第一层绝缘薄膜201之上淀积一层光刻胶301并通过光刻工艺形成图形，然后刻蚀掉暴露出的第一层绝缘薄膜201，并继续刻蚀掉部分暴露出的半导体衬底200以形成用于形成隧穿晶体管的源区区域。第一种掺杂类型可以为p型掺杂或者为n型掺杂。

[0045] 接下来，剥除光刻胶301，然后采用外延生长的方法在所形成的用于形成隧穿晶体管的源区区域内生长一层具有第二种掺杂类型的高掺杂硅层202，如图5所示。高掺杂硅层202的物理厚度范围优选为1-10纳米，其掺杂类型可以为n型掺杂或者为p型掺杂。

[0046] 接下来，在高掺杂硅层202之上继续采用外延生长的方法生长一层具有第一种掺杂类型的锗化硅层203，作为隧穿晶体管的源区203，如图6所示。

[0047] 剥除第一层绝缘薄膜201后，在所形成的器件的暴露表面上生长第二层绝缘薄膜404，接着在第二层绝缘薄膜404之上淀积一层光刻胶302并通过光刻工艺定义出隧穿晶体管的U型沟道区的位置，然后刻蚀掉暴露出第二层绝缘薄膜404，然后采用干法刻蚀和湿法刻蚀相结合的方法继续刻蚀暴露出的半导体衬底200，在半导体衬底200内形成U型凹槽，如图7所示。

[0048] 接下来，剥除光刻胶302和第二层绝缘薄膜404，然后在所形成的U型凹槽的表面采用原子层淀积工艺生长隧穿晶体管的栅介质层204。接着，在所形成的栅介质层204之上形成第一层导电薄膜，并通过光刻工艺和刻蚀工艺刻蚀所形成的第一层导电薄膜形成器件的栅极205，如图8所示。栅介质层204可以为二氧化硅、氮氧化硅或者为具有高介电常数值的绝缘材料，栅极205可以为掺杂的多晶硅或者金属层。

[0049] 接下来，在所形成的器件的暴露表面上淀积第三层绝缘薄膜206，然后在第三层绝缘薄膜206之上淀积一层光刻胶303并通过光刻工艺定义出隧穿晶体管的漏区位置，然后刻蚀掉暴露出第三层绝缘薄膜206，并继续刻蚀掉暴露出的栅介质层204，然后通过离子注入工艺在半导体衬底200内形成具有第二种掺杂类型的漏区207，如图9所示。

[0050] 接下来，剥除光刻胶303，并在所形成结构的暴露表面上淀积一层新的光刻胶并通过光刻工艺形成图形，然后刻蚀掉暴露出的第三层绝缘薄膜206，刻蚀后剩余的第三层绝缘薄膜形成隧穿晶体管的栅极侧墙，然后继续刻蚀掉暴露出的栅介质层204以露出源区203，剥除光刻胶后如图9所示。

[0051] 最后，以导电材料形成用于将源区203、栅极205、漏区207与外部电极相连接的源区的接触体208、栅极的接触体209、漏区的接触体210，如图10所示。

[0052] 如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。