一种半导体器件的制造方法

摘要

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；在所述半导体衬底上形成一硅层；图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；对所述经氧化处理的硅层实施一离子注入；在所述半导体衬底上形成一层间介质层，完全封住所述凹槽的顶部开口。根据本发明，可以在所述铜金属互连结构之间形成具有较大特征尺寸的气隙，从而有效地减小互连电容的大小；同时，通过其中采用的注入工艺还可以进一步降低所述层间介质层的k值。

权利要求

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；

在所述半导体衬底上形成一硅层；

图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；

对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；

对所述经氧化处理的硅层实施一离子注入，所述离子注入的注入源为碳源或氮源，当所述离子注入的注入源为碳源时，所述层间介质层的介电常数降低；

在所述半导体衬底上形成一层间介质层，以完全封住所述凹槽的顶部开口。

2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述硅层。

3.根据权利要求1或2所述的方法，其特征在于，所述硅层的的厚度为50-400埃。

4.根据权利要求1所述的方法，其特征在于，采用干法蚀刻工艺实施所述蚀刻。

5.根据权利要求4所述的方法，其特征在于，所述蚀刻过程在达到所述蚀刻停止层时终止。

6.根据权利要求1所述的方法，其特征在于，在所述氧化处理之后，所述凹槽的顶部开口的宽度小于45nm。

7.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述层间介质层。

8.根据权利要求1或7所述的方法，其特征在于，所述层间介质层的材料为具有低介电常数的材料。

9.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；

在所述半导体衬底上形成一硅层；

图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；

对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；

在所述半导体衬底上依次形成一蚀刻停止层和一层间介质层，以完全封住所述凹槽的顶部开口。

10.根据权利要求9所述的方法，其特征在于，采用化学气相沉积工艺形成所述硅层。

11.根据权利要求9或10所述的方法，其特征在于，所述硅层的厚度为50-400埃。

12.根据权利要求9所述的方法，其特征在于，采用干法蚀刻工艺实施所述蚀刻。

13.根据权利要求12所述的方法，其特征在于，所述蚀刻过程在达到所述蚀刻停止层时终止。

14.根据权利要求9所述的方法，其特征在于，在所述氧化处理之后，所述凹槽的顶部开口的宽度小于45nm。

15.根据权利要求9所述的方法，其特征在于，采用化学气相沉积工艺依次形成所述蚀刻停止层和所述层间介质层。

16.根据权利要求9或15所述的方法，其特征在于，所述蚀刻停止层的材料为碳氮化硅或碳氧化硅。

17.根据权利要求9或15所述的方法，其特征在于，所述层间介质层的材料为具有低介电常数的材料。

说明书

一种半导体器件的制造方法

技术领域

[0001] 本发明涉及半导体制造工艺，具体而言涉及一种形成气隙的方法。

背景技术

[0002] 随着半导体器件特征尺寸的缩小，极大规模集成电路(VLSI)芯片的性能越来越受互连电容的制约。为了减小所述互连电容的影响以降低RC延迟和功耗，在低k介质层/铜金属互连工艺中集成一形成气隙的工艺是一种非常有效的解决办法。

[0003] 传统的形成气隙的工艺步骤包括：首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上自下而上形成有层间介质层101和低k介质层102，在所述低k介质层102中形成有第一铜金属互连结构103，其中，所述第一铜金属互连结构103的顶部形成有覆盖层104，所述第一铜金属互连结构103由铜金属层和包围所述铜金属层的阻挡层所构成；接着，如图1B所示，在所述半导体衬底100上形成一金属层105，以覆盖所述铜金属互连结构103，然后，采用一光致抗蚀剂106图形化所述金属层105；接着，如图1C所示，采用干法蚀刻工艺蚀刻所述经图形化的金属层105，以在所述铜金属互连结构103之间形成一凹槽107；接着，如图1D所示，在所述半导体衬底上形成一层间介质层108，所述层间介质层108在所述凹槽
107内具有较低的覆盖范围，从而在所述铜金属互连结构之间形成一气隙109；接着，如图1E所示，在所述层间介质层108中形成第二铜金属互连结构110。

[0004] 采用上述工艺过程形成所述气隙时，由于堆叠的各层材料形成一复杂的结构，因而导致难以在所述铜金属互连结构之间形成具有较大特征尺寸的气隙，不能有效地减小所述互连电容的大小。

[0005] 因此，需要提出一种方法，以解决上述问题。

发明内容

[0006] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；在所述半导体衬底上形成一硅层；图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；对所述经氧化处理的硅层实施一离子注入；在所述半导体衬底上形成一层间介质层，以完全封住所述凹槽的顶部开口。

[0007] 进一步，采用化学气相沉积工艺形成所述硅层。

[0008] 进一步，所述硅层的的厚度为50-400埃。

[0009] 进一步，采用干法蚀刻工艺实施所述蚀刻。

[0010] 进一步，所述蚀刻过程在达到所述蚀刻停止层时终止。

[0011] 进一步，在所述氧化处理之后，所述凹槽的顶部开口的宽度小于45nm。

[0012] 进一步，所述离子注入的注入源为碳源或氮源。

[0013] 进一步，采用化学气相沉积工艺形成所述层间介质层。

[0014] 进一步，所述层间介质层的材料为具有低介电常数的材料。

[0015] 本发明还提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；在所述半导体衬底上形成一硅层；图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；在所述半导体衬底上依次形成一蚀刻停止层和一层间介质层，以完全封住所述凹槽的顶部开口。

[0016] 进一步，采用化学气相沉积工艺形成所述硅层。

[0017] 进一步，所述硅层的的厚度为50-400埃。

[0018] 进一步，采用干法蚀刻工艺实施所述蚀刻。

[0019] 进一步，所述蚀刻过程在达到所述蚀刻停止层时终止。

[0020] 进一步，在所述氧化处理之后，所述凹槽的顶部开口的宽度小于45nm。

[0021] 进一步，采用化学气相沉积工艺依次形成所述蚀刻停止层和所述层间介质层。

[0022] 进一步，所述蚀刻停止层的材料为碳氮化硅或碳氧化硅。

[0023] 进一步，所述层间介质层的材料为具有低介电常数的材料。

[0024] 根据本发明，可以在所述铜金属互连结构之间形成具有较大特征尺寸的气隙，从而有效地减小互连电容的大小；同时，通过其中采用的注入工艺还可以进一步降低所述层间介质层的k值。

附图说明

[0025] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

[0026] 附图中：

[0027] 图1A-图1E为传统的形成气隙的工艺的各步骤的示意性剖面图；

[0028] 图2A-图2E为本发明提出的形成气隙的方法的第一种实施例的各步骤的示意性剖面图；

[0029] 图3A-图3F为本发明提出的形成气隙的方法的第二种实施例的各步骤的示意性剖面图；

[0030] 图4为本发明提出的形成气隙的方法的流程图。

具体实施方式

[0031] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0032] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0033] 应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[0034] 参照图2A-图2E，其中示出了本发明提出的形成气隙的方法的第一种实施例的各步骤的示意性剖面图。

[0035] 首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离槽，埋层，以及各种阱(well)结构，为了简化，图示中予以省略。

[0036] 在所述半导体衬底200上，形成有各种元件，为了简化，图示中予以省略，这里仅示出一层叠结构，所述层叠结构包括自下而上依次层叠的蚀刻停止层201和层间介质层202。所述蚀刻停止层201的材料为碳氮化硅或碳氧化硅，所述层间介质层202的材料为具有低介电常数的材料。

[0037] 所述层间介质层202中形成有用于填充金属互连线的沟槽。沉积一金属层，例如铜金属层，于所述层间介质层202上，并填满所述层间介质层202中的沟槽。采用化学机械研磨工艺去除多余的铜金属层，研磨到所述层间介质层202的表面终止，在所述层间介质层202中形成铜金属互连线203。

[0038] 接着，如图2B所示，采用化学气相沉积工艺在所述半导体衬底200上形成一硅层204，所述硅层204的厚度为50-400埃。

[0039] 接着，如图2C所示，图形化所述硅层204，并依次蚀刻所述硅层204和所述层间介质层202，以在所述铜金属互连线203之间形成一凹槽205。采用干法蚀刻工艺实施所述蚀刻，所述蚀刻过程在达到所述蚀刻停止层201时终止，所使用的蚀刻气体包括含氟气体(CF4、CHF3、CH2F2等)、稀释气体(He、N2等)以及氧气。

[0040] 接着，如图2D所示，对所述硅层204进行一氧化处理。在所述氧化处理后，所述硅层204转变为氧化硅层206；所述氧化硅层206将所述凹槽205的顶部开口部分封住，留下的顶部开口的宽度小于45nm，其具体尺寸可依据所述氧化处理的期望而定。

[0041] 接着，如图2E所示，采用化学气相沉积工艺在所述半导体衬底200上依次形成所述蚀刻停止层201和所述层间介质层202，所述蚀刻停止层201将所述凹槽205的顶部开口完全封住，以在所述铜金属互连线203之间形成一气隙207。接下来，通过重复上述过程来完成上层铜金属互连线和气隙的制作。

[0042] 参照图3A-图3F，其中示出了本发明提出的形成气隙的方法的第二种实施例的各步骤的示意性剖面图。

[0043] 如图3A所示，提供半导体衬底300，所述半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底300选用单晶硅材料构成。在所述半导体衬底300中形成有隔离槽，埋层，以及各种阱(well)结构，为了简化，图示中予以省略。

[0044] 在所述半导体衬底300上，形成有各种元件，为了简化，图示中予以省略，这里仅示出一层叠结构，所述层叠结构包括自下而上依次层叠的蚀刻停止层301和层间介质层302。所述蚀刻停止层301的材料为碳氮化硅或碳氧化硅，所述层间介质层302的材料为具有低介电常数的材料。

[0045] 所述层间介质层302中形成有用于填充金属互连线的沟槽。沉积一金属层，例如铜金属层，于所述层间介质层302上，并填满所述层间介质层302中的沟槽。采用化学机械研磨工艺去除多余的铜金属层，研磨到所述层间介质层302的表面终止，在所述层间介质层302中形成铜金属互连线303。

[0046] 接着，如图3B所示，采用化学气相沉积工艺在所述半导体衬底300上形成一硅层304，所述硅层304的厚度为50-400埃。

[0047] 接着，如图3C所示，图形化所述硅层304，并依次蚀刻所述硅层304和所述层间介质层302，以在所述铜金属互连线203之间形成一凹槽305。采用干法蚀刻工艺实施所述蚀刻，所述蚀刻过程在达到所述蚀刻停止层301时终止，所使用的蚀刻气体包括含氟气体(CF4、CHF3、CH2F2等)、稀释气体(He、N2等)以及氧气。

[0048] 接着，如图3D所示，对所述硅层304进行一氧化处理。在所述氧化处理后，所述硅层304转变为氧化硅层306；所述氧化硅层306将所述凹槽305的顶部开口部分封住，留下的顶部开口的宽度小于45nm，其具体尺寸可依据所述氧化处理的期望而定。

[0049] 接着，如图3E所示，对所述氧化硅层306实施一离子注入307，所述离子注入307的注入源为碳源或氮源。在所述离子注入结束后，所述氧化硅层306转变为掺杂有碳元素或氮元素的氧化硅层，其可以作为形成上层铜金属互连线时的蚀刻停止层。同时，当所述离子注入307的注入源为碳源时，在所述离子注入结束后，所述层间介质层302中掺杂进碳元素，由此可以降低所述层间介质层302的k值。

[0050] 接着，如图3F所示，采用化学气相沉积工艺在所述半导体衬底300上形成所述层间介质层302，完全封住所述凹槽305的顶部开口以在所述铜金属互连线303之间形成一气隙308。接下来，通过重复上述过程来完成上层铜金属互连线和气隙的制作。

[0051] 至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，可以在所述铜金属互连结构之间形成具有较大特征尺寸的气隙，从而有效地减小互连电容的大小；同时，通过其中采用的注入工艺还可以进一步降低所述层间介质层的k值。

[0052] 参照图4，其中示出了本发明提出的形成气隙的方法的流程图，用于简要示出整个制造工艺的流程。

[0053] 在步骤401中，提供半导体衬底，在所述半导体衬底上形成有自下而上依次层叠的蚀刻停止层和层间介质层，且在所述层间介质层中形成有铜金属互连线；

[0054] 在步骤402中，在所述半导体衬底上形成一硅层；

[0055] 在步骤403中，图形化所述硅层，并依次蚀刻所述硅层和所述层间介质层，以在所述铜金属互连线之间形成一凹槽；

[0056] 在步骤404中，对所述硅层进行一氧化处理，以缩小所述凹槽的顶部开口；

[0057] 在步骤405中，对所述经氧化处理的硅层实施一离子注入；

[0058] 在步骤406中，在所述半导体衬底上形成一层间介质层，以完全封住所述凹槽的顶部开口。

[0059] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。