防止半导体集成电路中等离子体导致的栅极介电层损害的天线单元设计转让专利
申请号 : CN201210477419.7
文献号 : CN103165602B
文献日 : 2016-07-20
发明人 : 杨任航 , 陈俊甫 , 苏品岱 , 庄惠中
申请人 : 台湾积体电路制造股份有限公司
摘要 :
权利要求 :
1.一种半导体结构,包括:
至少一个有源晶体管,具有有源多晶硅栅极;
金属引线,所述金属引线的第一端耦合至至少一个所述有源多晶硅栅极;以及天线二极管结构,通过伪晶体管将所述金属引线的第二端耦合至Vss电压源,所述伪晶体管包括设置在栅极介电层上方的伪多晶硅晶体管栅极,其中所述栅极介电层设置在连续源极/漏极掺杂区上方,所述天线二极管结构包括耦合至所述连续源极/漏极掺杂区的所述金属引线的所述第二端和耦合至所述Vss电压源的所述伪多晶硅晶体管栅极,其中,所述连续源极/漏极掺杂区为具有相同掺杂浓度类型的单一掺杂区域,并且所述连续源极/漏极掺杂区在所述伪多晶硅晶体管栅极的下方延伸,超出所述伪多晶硅晶体管栅极的相对设置的侧壁。
2.根据权利要求1所述的半导体结构,其中,所述至少一个有源晶体管设置在半导体衬底上,所述衬底保持在所述Vss电压源,并且所述伪多晶硅晶体管栅极耦合至所述衬底。
3.根据权利要求2所述的半导体结构,其中,所述伪多晶硅晶体管栅极通过其他金属引线耦合至所述衬底。
4.根据权利要求2所述的半导体结构,其中,所述伪多晶硅晶体管栅极通过钳低单元耦合至所述衬底。
5.根据权利要求2所述的半导体结构,其中,所述天线二极管结构包括PN结。
6.根据权利要求2所述的半导体结构,其中,所述连续源极/漏极掺杂区是N型区,所述衬底是P型衬底,并且所述天线二极管结构包括位于所述N型区和所述P型衬底之间的PN结。
7.根据权利要求2所述的半导体结构,其中,所述金属引线耦合至半导体器件的输入引脚。
8.根据权利要求2所述的半导体结构,其中,在所述半导体衬底上的天线单元中形成所述半导体结构,所述天线单元包括具有相同的长度并且延伸穿过所述天线单元的多条平行的多晶硅线,并且所述伪多晶硅晶体管栅极由一条所述多晶硅线形成。
9.根据权利要求1所述的半导体结构,其中,所述金属引线通过第一连接导电结构和第二连接导电结构耦合至所述连续源极/漏极掺杂区,其中,所述第一连接导电结构在所述伪多晶硅晶体管栅极的源极侧耦合至所述连续源极/漏极掺杂区,以及所述第二连接导电结构在所述伪多晶硅晶体管栅极的漏极侧耦合至所述连续源极/漏极掺杂区。
10.一种半导体结构,包括:
至少一个有源晶体管,具有有源多晶硅栅极并形成在半导体衬底上;
金属引线,所述金属引线的第一端耦合至至少一个所述有源多晶硅栅极;以及天线二极管结构,通过伪晶体管将所述金属引线的第二端耦合至所述半导体衬底,所述伪晶体管包括设置在栅极介电层上方的伪多晶硅晶体管栅极,其中所述栅极介电层设置在连续源极/漏极掺杂区上方,所述天线二极管结构包括耦合至所述连续源极/漏极掺杂区的所述金属引线的所述第二端和耦合至所述半导体衬底的所述伪多晶硅晶体管栅极,其中,所述连续源极/漏极掺杂区为具有相同掺杂浓度类型的单一掺杂区域,并且所述连续源极/漏极掺杂区在所述伪多晶硅晶体管栅极的下方延伸,超出所述伪多晶硅晶体管栅极的相对设置的侧壁。
11.根据权利要求10所述的半导体结构,其中,所述半导体衬底保持在Vss电压源。
12.根据权利要求11所述的半导体结构,其中,所述伪多晶硅晶体管栅极通过钳低单元耦合至所述衬底。
13.根据权利要求10所述的半导体结构,其中,所述连续源极/漏极掺杂区是第一杂质类型,所述半导体衬底是相反的掺杂杂质类型的材料,以及所述天线二极管结构包括位于所述连续源极/漏极掺杂区和所述半导体衬底之间的PN结。
14.根据权利要求13所述的半导体结构,其中,所述第一掺杂杂质类型包括N型,而所述相反的掺杂杂质类型包括P型。
15.根据权利要求10所述的半导体结构,其中,在所述半导体衬底上的天线单元中形成所述半导体结构,所述天线单元包括具有相同的长度并且延伸穿过所述天线单元的多条平行的多晶硅线,所述伪多晶硅栅极由一条所述多晶硅线形成,所述金属引线通过相应的导电部件分别耦合至所述连续源极/漏极掺杂区的源极侧和漏极侧。
16.一种用于形成半导体结构的方法,所述方法包括:
提供半导体衬底;
在所述半导体衬底的表面上限定天线单元,其中包括:
形成具有相同的长度并且完全延伸穿过所述单元的多条平行的多晶硅线;
使用一条所述多晶硅线作为伪栅极来形成伪晶体管,所述伪晶体管包括设置在栅极介电层上方的所述伪栅极,其中所述栅极介电层设置在连续源极/漏极掺杂区上方,其中,所述连续源极/漏极掺杂区域为具有相同掺杂浓度类型的单一掺杂区域,并且所述连续源极/漏极掺杂区域在所述伪多晶硅晶体管栅极的下方延伸,超出所述伪多晶硅晶体管栅极的相对设置的侧壁;以及形成耦合至有源晶体管栅极并进一步耦合至由所述伪晶体管形成的天线二极管结构的金属引线,其中,所述伪栅极耦合至所述半导体衬底,并且所述金属引线耦合至所述连续源极/漏极掺杂区。
17.根据权利要求16所述的方法,进一步包括将所述半导体衬底耦合至Vss电压源。
18.根据权利要求17所述的方法,其中,所述伪栅极通过其他金属引线直接耦合至所述半导体衬底。
19.根据权利要求17所述的方法,其中,所述伪栅极通过钳低单元间接耦合至所述半导体衬底。
20.根据权利要求16所述的方法,其中,所述半导体衬底包括P型衬底,所述连续源极/漏极掺杂区包括N型材料,以及所述天线二极管结构包括形成在所述连续源极/漏极掺杂区和所述半导体衬底之间的PN结。
说明书 :
防止半导体集成电路中等离子体导致的栅极介电层损害的天
线单元设计
技术领域
背景技术
在先进半导体器件制造和生产中,通常在用于形成几乎所有的集成电路和其他半导体器件
的制造操作的序列中多次使用等离子体化学操作。等离子体操作包括等离子体蚀刻操作和
等离子体沉积操作。等离子体汽相沉积PVD和等离子体增强化学汽相沉积PECVD仅代表多种
等离子体沉积操作中的两个。
(RIE)操作和利用离子轰击的其他操作也可以损害现有部件而对现有部件造成的损害统称
为等离子体导致的损害。
层损害通常被称为天线效应,是损害晶体管栅极和晶体管栅极介电材料的效应,并且可以
MOS集成电路制造期间潜在地导致成品率和可靠性问题。如果栅极介电层损害严重,可以破坏设备功能。
发明内容
述Vss的所述伪多晶硅晶体管栅极。
并且所述伪多晶硅晶体管栅极由一条所述多晶硅线形成。
晶体管栅极的漏极侧耦合至所述连续源极/漏极掺杂区。
极掺杂区上方,所述二极管包括耦合至所述连续源极/漏极掺杂区的所述金属引线和耦合
至所述半导体衬底的所述伪多晶硅晶体管栅极。
述半导体衬底之间的PN结。
所述伪多晶硅栅极由一条所述多晶硅线形成,所述金属引线通过相应的导电部件分别耦合
至所述连续源极/漏极掺杂区的源极侧和漏极侧。
且完全延伸穿过所述单元的多条基本平行的多晶硅线;使用一条所述多晶硅线作为伪栅极
来形成伪晶体管,所述伪晶体管包括设置在栅极介电层上方的所述伪栅极,其中所述栅极
介电层设置在连续源极/漏极掺杂区上方;以及形成耦合至有源晶体管栅极并进一步耦合
至由所述伪晶体管形成的二极管的金属引线,其中,所述伪栅极耦合至所述半导体衬底,并且所述金属引线耦合至所述连续源极/漏极掺杂区。
附图说明
具体实施方式
形成各种不同的集成电路器件的工艺操作中的方法。为了避免也被称为天线效应的等离子
体导致的栅极介电层损害,天线规则是在芯片设计中必须遵守的规则。当诸如互连金属引
线的导电部件耦合至晶体管的多晶硅栅电极或其他栅电极并由于对该结构实施的等离子
体工艺操作或其他操作具有高电荷时,天线效应可以导致栅极介电材料和栅电极的击穿。
如果在连接至晶体管的栅电极的导电引线上累积大量的电荷,则由于这种天线效应可以破
坏晶体管。
线单元不可以使用这种嵌套的多晶硅引线,而是优选地形成在单独分配的天线单元区域
中。
处。金属引线4是天线二极管结构2的输入引脚并且可以由各种合适的导电材料和使用各种
图案化操作形成。金属引线4连接至布线金属线(未示出)并形成到达衬底的放电路径。金属引线4也耦合6(如通过箭头所示)至例如可以容易受到也被称为天线效应的等离子体导致
的栅极介电层损害影响的集成电路的有源晶体管的栅极。半导体衬底10可以是硅衬底或其
他合适的半导体衬底并且包括顶面26。在所示的实施例中,半导体衬底10是耦合至Vss源的P型衬底,但是可以在其他示例性实施例中使用N型衬底。有源区12形成在半导体衬底10中
并从衬底表面26向下延伸。根据半导体衬底10是P型材料的示例性实施例,有源区12是N型
有源区。一般来说,有源区12具有与半导体衬底10相对的极性。也根据半导体衬底10是P型材料的示例性实施例,N阱区24包括是P型有源区的有源区14。
多晶硅引线可以是多条相同长度的基本上平行的多晶硅引线中的一条。诸如栅极氧化物的
栅极介电层设置在晶体管栅极18和有源区12之间的界面20处,该有源区12在示例性实施例
中是N型有源区。有源区12是单一掺杂区域,即,从伪晶体管16的源极区位置延伸至伪晶体管16的漏极区位置的连续掺杂区域,而没有与有源晶体管中不同的沟道掺杂特性。伪晶体
管16包括因此电连接在一起的源极/漏极区22。金属引线4通过相应的导电结构32耦合至每
个源极/漏极区22。在所示的实施例中,每个导电结构32都由导电通孔38、下部导电金属部分34和上部导电金属部分36形成,但在其他实施例中可以使用不同的连接导电部件。在一
个实施例中,下部导电金属部分34由钨形成而上部导电金属部分36由铜形成,但在其他实
施例中可以使用其他合适的导电材料。因此,金属引线4耦合至每个源极/漏极区22,该源
极/漏极区耦合在一起以避免泄漏。伪晶体管栅极18如下所述直接地或间接地耦合30(如通
过箭头所示)至衬底10,该衬底是保持在Vss的P型衬底。
的相同工艺操作来实施天线二极管结构2的形成。
线单元布局中示出了这种直接耦合。图2A示出了连接在一起并连接至金属引线4的源极/漏
极区22,如上所述,该金属引线4可以是输入引脚。衬底10保持在Vss并耦合30至伪晶体管栅极18。图2B示出了示例性天线单元布局42,该天线单元布局包括具有基本上相同的长度的
多条基本上平行的多晶硅引线44。如图2B所示,这些多晶硅引线44中的一条形成位于天线
二极管结构2中的伪晶体管栅极18。天线单元布局42也示出了可以是输入引脚或耦合至输
入引脚的金属引线4和有源区12。有源区12形成在保持在Vss的半导体衬底10的区域中。如
图1和图2B所示,二极管形成在有源区12和半导体衬底10之间的相交区域处。金属引线4通
过如上所述的导电结构32和导电通孔38耦合至有源区12的源极/漏极区。如也在图2A的电
路图中所示,图2B的天线单元布局42示出了例如通过导电通孔38和导电部分36和34在伪晶
体管16的伪多晶硅栅极18和半导体衬底10之间的示例性连接。通过向伪晶体管16提供逻辑
“0”以使其截止,伪晶体管16(在示例性实施例中的NMOS晶体管)可以截止以避免泄漏。金属引线50以及导电通孔52和56也可以用于电耦合各种示例性实施例中的部件。
源/地线之间的直接连接防止静电放电(ESD)的保护。图3A是具有与图2A的电路图类似的部
件的电路图并且示出了连接在一起并连接至金属线4的源极/漏极区22。然而,在图3A的电
路图中,伪多晶硅栅极18通过钳低单元40间接地耦合30至半导体衬底10和Vss。
构2的伪栅电极18。在图3B的天线单元布局48中,天线二极管结构2与图2B所示的天线二极
管结构2基本上相同。钳低单元40提供ESD保护、逻辑“0”以及与半导体衬底10和Vss的间接连接。应该强调的是,图3A和图3B所示的钳低单元40仅仅是示例性的,而诸如可以是本领域内公知的或今后开发的其他钳低单元结构可以用于将伪栅电极18间接地耦合至半导体衬
底和Vss电压源。这种钳低单元可以是标准单元库的部分并用于将晶体管栅极连接至电源
或接地。
续源极/漏极掺杂区的金属引线和耦合至Vss的伪多晶硅晶体管栅极。
上方的伪多晶硅晶体管栅极,二极管包括耦合至连续源极/漏极掺杂区的金属引线以及耦
合至半导体衬底的伪多晶硅晶体管栅极。
线作为其伪栅极形成伪晶体管,伪晶体管包括设置在位于连续源极/漏极掺杂区上方的栅
极介电层上方的伪栅极;以及形成耦合至有源晶体管栅极并进一步耦合至由伪晶体管形成
的二极管的金属引线,其中,伪栅极耦合至半导体衬底而金属引线耦合至连续源极/漏极掺杂区。
举的实例和条件。此外,本文中列举本发明的原理、方面和实施例,以及它们的具体实例的所有陈述旨在包含它们的结构和功能等同物。此外,旨在这种等同物包括当前公知的等同
物和将来开发的等同物,即,无论结构怎样,开发的实施相同功能的任意元件。
术语是为了描述方便,并不要求以特定定向构建或操作器件或结构。除非另有明确说明,否则关于连接、耦合等的术语(例如“连接”和“互连”)指的是结构直接固定或附接至另结构或通过中间结构间接固定或附接至另一结构的关系以及可移动或刚性附接或关系。