本发明涉及负电荷泵电路和相关方法。总的来说，本发明提供了一种配置为提供一低于基准电压(例如地电压)的电压的负电荷泵电路。该电荷泵电路包括阻塞电路，其降低或消除电荷泄漏从而可在输出端处形成负电压。该电荷泵电路总体包括互补的MOS开关对，所述互补的MOS开关对根据互补的电容器上形成的电荷以互补方式切换以提供负电压电源。
第一PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间；
第二PMOS/NMOS开关对，耦合在所述负电压输出端和基准电势之间；
第一电容器，具有耦合到第一时钟信号的正节点和耦合到所述第一PMOS/NMOS开关对及所述第二PMOS/NMOS开关对的负节点，所述第一时钟信号配置为对所述第一电容器充电，所述负节点配置为控制所述第二PMOS/NMOS开关对的导通状态；
第二电容器，具有耦合到第二时钟信号的正节点和耦合到所述第二PMOS/NMOS开关对及所述第一PMOS/NMOS开关对的负节点，所述第二时钟信号配置为对所述第二电容器充电，所述负节点配置为控制所述第一PMOS/NMOS开关对的导通状态；
第一阻塞电路，耦合到所述第一PMOS/NMOS开关对的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
2.根据权利要求1所述的负电荷泵电路，其中，所述第一时钟信号与所述第二时钟信号交替在高电势状态和低电势状态之间切换。
3.根据权利要求1所述的负电荷泵电路，其中，当所述第一时钟信号处于低电势状态且所述第二时钟信号处于高电势状态时，所述第二电容器的负节点处的电荷被传输到所述负电压输出端。
4.根据权利要求1所述的负电荷泵电路，其中，当所述第一时钟信号处于高电势状态且所述第二时钟信号处于低电势状态时，所述第一电容器的负节点处的电荷被传输到所述负电压输出端。
5.根据权利要求1所述的负电荷泵电路，其中，所述第一阻塞电路和所述第二阻塞电路各自都包括：以正向偏置耦合在所述基准电势和相应的PMOS开关之间的二极管。
6.根据权利要求1所述的负电荷泵电路，其中，所述PMOS开关为隔离的PMOS器件，且各相应阻塞电路耦合在各相应的隔离的PMOS器件的N阱区域与所述基准电势之间。
7.根据权利要求1所述的负电荷泵电路，其中，所述第一阻塞电路配置为：当所述第一PMOS/NMOS开关对的PMOS开关处于关断状态时，防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
8.根据权利要求1所述的负电荷泵电路，其中，所述第一阻塞电路配置为：当所述第一PMOS/NMOS开关对的PMOS开关处于非导通状态时，防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
9.根据权利要求1所述的负电荷泵电路，其中，所述第二阻塞电路配置为：当所述第二PMOS/NMOS开关对的PMOS开关处于关断状态时，防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
10.根据权利要求1所述的负电荷泵电路，其中，所述第二阻塞电路配置为：当所述第二PMOS/NMOS开关对的PMOS开关处于非导通状态时，防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
第一PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间；
第二PMOS/NMOS开关对，耦合在所述负电压输出端和基准电势之间；
第一阻塞电路，耦合到所述第一PMOS/NMOS开关对的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二PMOS/NMOS开关对的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
12.根据权利要求11所述的负电荷泵电路，进一步包括：
第一电容器，具有耦合到第一时钟信号的正节点和耦合到所述第一PMOS/NMOS开关对及所述第二PMOS/NMOS开关对的负节点，所述第一时钟信号配置为对所述第一电容器充电，所述负节点配置为控制所述第二PMOS/NMOS开关对的导通状态；和第二电容器，具有耦合到第二时钟信号的正节点和耦合到所述第二PMOS/NMOS开关对及所述第一PMOS/NMOS开关对的负节点，所述第二时钟信号配置为对所述第二电容器充电，所述负节点配置为控制所述第一PMOS/NMOS开关对的导通状态。
13.根据权利要求12所述的负电荷泵电路，其中所述第一时钟信号与所述第二时钟信号交替在高电势状态和低电势状态之间切换。
14.根据权利要求12所述的负电荷泵电路，其中当所述第一时钟信号处于低电势状态且所述第二时钟信号处于高电势状态时，所述第二电容器的负节点处的电荷被传输到所述负电压输出端。
15.根据权利要求12所述的负电荷泵，其中当所述第一时钟信号处于高电势状态且所述第二时钟信号处于低电势状态时，所述第一电容器的负节点处的电荷被传输到所述负电压输出端。
16.根据权利要求11所述的负电荷泵电路，其中所述第一阻塞电路和所述第二阻塞电路各自都包括：以正向偏置耦合在所述基准电势和相应的PMOS开关之间的二极管。
17.根据权利要求11所述的负电荷泵电路，其中所述PMOS开关为隔离的PMOS器件，且各相应阻塞电路耦合在各相应的隔离的PMOS器件的N阱区域与所述基准电势之间。
18.根据权利要求12所述的负电荷泵电路，其中所述第一阻塞电路配置为：当所述第一PMOS/NMOS开关对的PMOS开关处于关断状态时，防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
19.根据权利要求12所述的负电荷泵电路，其中所述第一阻塞电路配置为：当所述第一PMOS/NMOS开关对的PMOS开关处于非导通状态时，防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
20.根据权利要求12所述的负电荷泵电路，其中所述第二阻塞电路配置为：当所述第二PMOS/NMOS开关对的PMOS开关处于关断状态时，防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
21.根据权利要求12所述的负电荷泵电路，其中所述第二阻塞电路配置为：当所述第二PMOS/NMOS开关对的PMOS开关处于非导通状态时，防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
负电荷泵电路和相关方法
技术领域
[0001] 本申请涉及负电荷泵。
发明内容
[0002] 总的来说，本申请提供了一种配置为提供一低于基准电压(例如地电压)的电压的负电荷泵电路。该电荷泵电路包括降低或消除电荷泄漏的阻塞电路从而可在输出端处形成负电压。该电荷泵电路包括互补的MOS开关对，所述互补的MOS开关对根据互补的电容器上形成的电荷以互补方式切换以提供负电压电源。有利的是，所述负电源可用来为多种需要负电压来工作的设备供电。
[0003] 相应地，在本申请的一个实施例中提供一种负电荷泵电路，包括：第一PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间；和第二PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间。该负电荷泵电路还包括：第一电容器，具有耦合到第一时钟信号的正节点和耦合到所述第一PMOS/NMOS开关对及所述第二PMOS/NMOS开关对的负节点，所述第一时钟信号配置为对所述第一电容器充电，所述负节点配置为控制所述第二PMOS/NMOS开关对的导通状态，和第二电容器，具有耦合到第二时钟信号的正节点和耦合到所述第二PMOS/NMOS开关对及所述第一PMOS/NMOS开关对的负节点，所述第二时钟信号配置为对所述第二电容器充电，所述负节点配置为控制所述第一PMOS/NMOS开关对的导通状态。所述负电荷泵电路进一步包括：第一阻塞电路，耦合到所述第一PMOS/NMOS开关对的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二PMOS/NMOS开关对的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
[0004] 在本申请的另一实施例中提供一种负电荷泵电路，包括：第一PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间；和第二PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间。所述负电荷泵电路还包括：第一阻塞电路，耦合到所述第一PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
[0005] 在本申请对的再一实施例中提供一种方法，包括：在负电压输出端和基准电势之间耦合第一PMOS/NMOS开关对。该方法还包括：在负电压输出端和基准电势之间耦合第二PMOS/NMOS开关对。该方法进一步包括：将第一阻塞电路耦合到所述第一PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。该方法还包括；将第二阻塞电路耦合到所述第二PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二PMOS/NMOS开关对的PMOS开关和所述NMOS开关之间的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
附图说明
[0006] 所要求保护的主题的特征和优点将从以下与之相符的实施例的具体描述中变得显而易见，对实施例的描述应当参照附图来考虑，在附图中：
[0007] 图1显示了与本申请的各个实施例相符的负电荷泵电路；
[0008] 图2A显示了在一个操作阶段期间图1的负电荷泵电路；
[0009] 图2B显示了图2A的电荷泵电路的操作的各种时序信号；
[0010] 图3A显示了在另一操作阶段期间图1的负电荷泵电路；和
[0011] 图3B显示了图3A的电荷泵电路的操作的各种时序信号。
[0012] 尽管下列具体实施方式中将参照说明性的实施例来进行阐述，但是该实施例的许多替代、修改以及变体对于那些本领域技术人员来说将变得显而易见。
具体实施方式
[0013] 总的来说，本申请提供了一种配置为提供一低于基准电压(例如地电压)的电压的负电荷泵电路。该电荷泵电路包括阻塞电路，该阻塞电路降低或消除电荷泄漏，从而可在输出端处形成负电压。该电荷泵电路包括互补的MOS开关对，所述互补的MOS开关对根据互补的电容器上形成的电荷以互补方式切换以提供负电压电源。有利的是，所述负电源可用来为多种需要负电压来工作的设备供电。
[0014] 图1显示了与本申请的各个实施例相符的负电荷泵电路100。在某些实施例中，图1中示出的负电荷泵电路100可包括在一个通用或者专用集成电路(IC)中，或者说形成后者的一部分，所述集成电路例如半导体集成电路芯片、片上系统(SoC)等等。在另一些实施例中，负电荷泵电路100可以是由集成和/或分立电路元件形成的独立模块。总的来看，负电荷泵电路100可配置为作为负电压放大器工作，该放大器的输出端将时钟输入信号120和122的幅值叠加到开关102和106的源极处的电压上。负电荷泵电路100配置为产生一可用作各种其他电路、系统、部件和/或模块的负电源的负输出电压轨124。
[0015] 负电荷泵电路100包括第一PMOS/NMOS开关对102和104、第二PMOS/NMOS开关对106和108、第一和第二电容器114和116、以及第一和第二阻塞电路110和112。PMOS开关
102和106各自可包括隔离的晶体管器件以降低或消除到P衬底的电荷泄漏。总的来说，“隔离”的器件表示该器件的漏/体和源/体结二极管与封闭衬底(containing substrate)物理隔离并电隔离。例如，在一个隔离的器件中可包括一附加的、具有大击穿特性电压的n型扩散到p型衬底结二极管。PMOS开关102和NMOS开关104二者的漏极在电容器114的负节点处耦合在一起。PMOS开关102和NMOS开关104的栅极在电容器116的负节点处耦合在一起。因此，电容器116的电压状态以及各个开关的相对栅-源电压，控制开关102和
104的导通状态。类似地，PMOS开关106和NMOS开关108二者的漏极在电容器116的负节点处耦合在一起。PMOS开关106和NMOS开关108二者的栅极在电容器114的负节点处耦合在一起。因此，电容器114的电压状态以及各个开关的相对栅-源电压，控制开关106和
1084的导通状态。开关102和106的源极耦合到GND 118，且开关104和108的源极耦合到输出电压轨124。
[0016] 阻塞电路110耦合到隔离的PMOS开关102的N阱，并相对于地118(GND)或其他基准电势正向偏置。阻塞电路110配置为在PMOS开关102关断时阻塞从电容器114到GND118的电荷传输。类似地，阻塞电路112耦合到隔离的PMOS开关106的N阱，并相对于地
118(GND)或其他基准电势正向偏置。阻塞电路112配置为在PMOS开关106关断时阻塞从电容器116到GND 118的电荷传输。尽管在图1中阻塞电路110和112显示为肖特基二极管，但是本领域技术人员知道阻塞电路110和112各自都可包括例如NMOS晶体管、二极管和/或其他可用来阻止电荷经关断的(OFF)晶体管泄漏的电路。
[0017] PMOS开关102和106配置为分别以与NMOS开关104和108交替异相的方式切换通断。时钟信号120(CLK)耦合到电容器114的正节点(+)，而互补的时钟信号122(CLK’)耦合到电容器116的正节点(-)。时钟信号120和122总体上配置为彼此反转，并且是以交替方式从低(Low)转换到高(High)和从高转换到低的信号。本文中所用的“低(loW)”和“高(High)”指的是时钟信号120和122的相对电势状态，举例来说，在一个实施例中，低电势为地电势或者说0伏特，高电势为3伏特。电容器114的负节点(-)经NMOS开关104耦合到负电压输出124并经开关102耦合至GND 118。类似地，电容器116的负节点(-)经NMOS开关108耦合到负电压输出124并经开关106耦合至地GND 118。开关102、104、106和108的交替异相操作为电容器114和116充电，并为输出端124提供负电压转换，下文对此做详细说明。
[0018] 图2A显示了在一个操作阶段期间图1的负电荷泵电路，图2B显示了图2A的电荷泵电路的操作的各种时序信号。同时描述图2A和图2B，该操作阶段绘出当CLK 120从低转换到高和CLK’122从高转换到低时的转换阶段。在该示例中，时钟信号120在0伏特(低)和标称或最大电压(高)之间转换。波形202表示在CLK 120从低到高的转换期间电容器114两侧的电压。信号V(114+)表示在电容器114的正节点上的电压，该信号从接近0伏特(208)转换到时钟信号120的标称电压(210)。信号V(114-)表示在电容器114的负节点上的电压，该信号从负电压(212)转换为接近0伏特(214)。负电压212表示在CLK 120从低到高的转换之前该电容器上的负电荷。
[0019] 波形204表示在CLK’122从高到低的转换期间电容器116两侧的电压。信号V(116+)表示在电容器116的正节点上的电压，该信号从接近标称电压(216)转换到接近0伏特(218)。信号V(116-)表示在电容器116的负节点上的电压，该信号从接近0伏特(220)转换为负电压(222)。负电压222表示在CLK’120从高到低的转换之后该电容器216上的负电荷。时段212和222的负电压的幅值基于已经传送至节点V(124)上的电荷量。由于电容器两侧的电压V＝Q/C取决于电容器的尺寸和电荷，故而若电容器将自身绝大多数的电荷传送至节点(V124)，则电容器116两侧会出现较低电压。若节点V(124)已被驱动至节点118之下一等于时钟摆幅的电势处，则极少量电荷会被传送，且V212和V222的电压会大致等于CLK(122)的摆幅。波形206表示负输出电压(V(124-))，包括时钟信号120和122转换之前的负输出电压(224)和时钟信号120和122转换之后的负输出电压(226)。V(124)处电势的变化可取决于CLK 120和122的摆幅以及从电容器116和114传输至节点124的电荷量。例如，若节点124自身具有一非常小的电容，则电容器116和114会与节点124的该电容一道充电，相应地，节点124处的电压会迅速变化至一与120/122处的时钟摆幅的幅值相等的最终值处。若节点124处具有一明显的电容，则电容器114和116会与节点124处的该较大的电容一道充电，相应地需要较长时间变化至该与时钟120/122的摆幅的幅值相等的最终值处。
[0020] 在CLK 120从低到高的转换之后(以及CLK’122从高到低的转换之后)，电压V(114+)为大致0伏特(214)，电压V(116-)为负电压。图2A中示出了CLK 120和122转换之后开关102、104、106和108的导通状态。由于电容器116的负节点处的电压电平(222)低于(更大的负电平)保持开关102关断所需的电势VGs(例如，大致-0.8伏特)，故而电容器116的负节点接通开关102并关断开关104。由于电容器114的负节点处的电压电平(214)接近大致0伏特，故而电容器114的负节点关断开关106并接通开关108。由于开关102接通，故而电容器114的负节点经开关102连接至GND 118。在这种情况下，电容器114的正(+)节点和负(-)节点处都为低阻，并将被充电至其两侧间的最大电压，也就是说，被最大程度的充电。形成对照的是，阻塞电路112防止电容器116的负节点处的负电荷经开关106流至GND 118，因此，电容器116的负节点处的电荷经开关108传输至输出端124(如粗体箭头所示)，相应地，在输出端124处形成负电势。
[0021] 图3A显示了在另一个操作阶段期间图1的负电荷泵电路，图3B显示了图3A的电荷泵电路的操作的各种时序信号。同时描述图3A和图3B，该操作阶段绘出了当CLK 120从高转换到低和CLK’122从低转换到高时的转换阶段。在该示例中，时钟信号120在0伏特(低)和标称或最大电压(高)之间转换。波形302表示在CLK 120从高到低的转换期间电容器114两侧的电压。信号V(114+)表示在电容器114的正节点上的电压，该信号从时钟信号的标称电压(308)转换到接近0伏特(310)。信号V(114-)表示在电容器114的负节点上的电压，该信号从接近0伏特(312)转换为负电压(314)。负电压314表示在CLK 120从高到低的转换之后该电容器上的负电荷。
[0022] 波形304表示在CLK‘122从低到高的转换期间电容器116两侧的电压。信号V(116+)表示在电容器116的正节点上的电压，该信号从接近0伏特(316)转换到标称电压(318)。信号V(116-)表示在电容器116的负节点上的电压，该信号从负电压(320)转换为接近0伏特(322)。负电压202表示在CLK’122从高到低的转换之后该电容器216上的负电荷。时段312和320的负电压的幅值基于已经传送至节点V(124)上的电荷量。由于电容器两侧的电压V＝Q/C取决于电容器的尺寸和电荷，故而若电容器将自身绝大多数的电荷传送至节点(V124)，则电容器116两侧会出现较低电压。若节点V(124)已被驱动至节点118之下一等于时钟摆幅的电势处，则极少量电荷会被传送/使用，V212和V222会大致等于CLK(122)的摆幅。波形306表示负输出电压(V(124-))，包括时钟信号120和122转换之前的负输出电压(324)和时钟信号120和122转换之后的负输出电压(326)。
[0023] 在CLK 120从高到低的转换之后(以及CLK’122从低到高的转换之后)，电压V(114+)为负电压(314)，电压V(116-)为大致0伏特(322)。图3A中示出了时钟120和122转换之后开关102、104、106和108的导通状态。由于电容器114的负节点处的电压电平(314)低于(更大的负电平)保持开关106关断所需的电势VGS(例如，大致-0.8伏特)，故而电容器114的负节点接通开关106并关断开关108。由于电容器116的负节点处的电压电平(322)接近0伏特，故而电容器116的负节点关断开关102并接通开关104。由于开关106接通，故而电容器116的负节点经开关106连接至GND 118。形成对照的是，阻塞电路110防止电容器114的负节点处的负电荷经开关102流至GND 118，因此，电容器114的负节点处的电荷经开关104传输至输出端124(如粗体箭头所示)，相应地，在输出端124处形成负电势。
[0024] 根据本申请的教导可采用图1、2A和3A的示例性电路拓扑，但是应认识到，多种变体和/或修改对于本领域技术人员来说都是明显的，并且满足所述功能性和/或目的的各种变体和/或修改都被认为落入本申请的范围内。此外，实施例中所用的术语“电路”可包括硬线电路、可编程电路、状态机电路和/或可在更大系统中使用的电路中的单一种电路或其组合，举例来说，可包含分立元件作为集成电路的一部分。另外，文中将开关器件(例如开关102、104、106、108)描述为金属氧化物半导体(MOS)器件，但是这些开关的中任何一个都可包括任何类型的现有或者未来开发出的开关电路，例如双极结晶体管(BJT)、碳化硅晶体管(SiC)、绝缘栅双极型晶体管(IGBT)和/或任何其他可配置为可控地改变导通状态的开关电路。可对上述实施例进行修改。例如，可将多个负电荷泵电路级联在一起，以提高负电压输出。在这种情况下，到该级联的各级的输入可以是前一级的负电压输出，而不是被耦合到GND或基准电势。
[0025] 相应地，在本申请的一个实施例中提供一种负电荷泵电路，包括：第一PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间；和第二PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间。该负电荷泵电路还包括：第一电容器，具有耦合到第一时钟信号的正节点和耦合到所述第一PMOS/NMOS开关对及所述第二PMOS/NMOS开关对的负节点，所述第一时钟信号配置为对所述第一电容器充电，所述负节点配置为控制所述第二PMOS/NMOS开关对的导通状态；和第二电容器，具有耦合到第二时钟信号的正节点和耦合到所述第二PMOS/NMOS开关对及所述第一PMOS/NMOS开关对的负节点，所述第二时钟信号配置为对所述第二电容器充电，所述负节点配置为控制所述第一PMOS/NMOS开关对的导通状态。所述负电荷泵电路进一步包括：第一阻塞电路，耦合到所述第一PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一电容器的负节点处的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二电容器的负节点处的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
[0026] 在本申请的另一实施例中提供一种负电荷泵电路，包括：第一PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间；和第二PMOS/NMOS开关对，耦合在负电压输出端和基准电势之间。所述负电荷泵电路还包括：第一阻塞电路，耦合到所述第一PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势；和第二阻塞电路，耦合到所述第二PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
[0027] 在本申请的再一实施例中提供一种方法，包括：在负电压输出端和基准电势之间耦合第一PMOS/NMOS开关对。该方法还包括：在负电压输出端和基准电势之间耦合第二PMOS/NMOS开关对。该方法进一步包括：将第一阻塞电路耦合到所述第一PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第一阻塞电路配置为防止所述第一PMOS/NMOS开关对的PMOS开关和NMOS开关之间的电荷经所述第一PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。该方法还包括：将第二阻塞电路耦合到所述第二PMOS/NMOS开关对中的PMOS开关并耦合到所述基准电势，所述第二阻塞电路配置为防止所述第二PMOS/NMOS开关对的PMOS开关和所述NMOS开关之间的电荷经所述第二PMOS/NMOS开关对的PMOS开关泄露到所述基准电势。
[0028] 这里所使用的术语和表述被用做描述而不是限制，并且在使用这些术语和表述时无意于排除所示和所描述特征(或其部分的)的任何等同物，并且应该认识到，各种变化可能包含在权利要求的范围内。因此，该权利要求旨在涵盖所有此类等同物。各种特征、方面、以及实施例在这里已经被描述，该特征、方面以及实施例可相互结合并且可变型和修改，正如本领域技术人员所能理解的那样。因此，本发明公开内容应该被认为包括了这些组合、变体和修改。
