半导体器件及其形成方法

摘要

一种半导体器件及其形成方法，其中，所述半导体器件的形成方法包括：提供半导体衬底，所述半导体衬底具有电容区；在所述电容区的半导体衬底表面形成闪存单元，所述闪存单元包括：位于半导体衬底表面的隧穿氧化层、以及位于所述隧穿氧化层表面的字线层；在所述字线层表面形成介质层；在所述介质层表面形成电极层；形成分别与字线层和电极层电连接的导电插塞。所述半导体器件的形成方法工艺简单且生产成本降低。

权利要求

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有电容区；

在所述电容区的半导体衬底表面形成闪存单元，所述闪存单元包括：位于半导体衬底表面的隧穿氧化层、以及位于所述隧穿氧化层表面的字线层；

在所述字线层表面形成介质层；

在所述介质层表面形成电极层；

形成分别与字线层和电极层电连接的导电插塞；

所述半导体衬底还具有存储区，在所述电容区的半导体衬底表面形成闪存单元的同时，在存储区的半导体衬底表面形成闪存单元，而且在电容区和存储区形成闪存单元的工艺相同，所形成的闪存单元的结构相同；

所述半导体衬底还具有逻辑区，在所述电容区的字线层表面形成介质层的同时，在逻辑区的半导体衬底表面形成介质层，在所述电容区的介质层表面形成电极层的同时，在逻辑区的介质层表面形成电极层，所述逻辑区的介质层作为逻辑晶体管的栅介质层，所述逻辑区的电极层作为逻辑晶体管的栅极层。

2.如权利要求1所述半导体器件的形成方法，其特征在于，所述闪存单元还包括：位于字线层两侧的隧穿氧化层表面的浮栅层，位于所述浮栅层表面的第二介质层，以及位于所述第二介质层表面的控制栅层，所述浮栅层、第二介质层和控制栅层与字线层之间通过第一介质层电隔离。

3.如权利要求2所述半导体器件的形成方法，其特征在于，所述第二介质层为氧化硅-氮化硅-氧化硅的重叠结构，所述浮栅层和控制栅层的材料为多晶硅，所述第一介质层的材料为氧化硅和氮化硅中的一种或两种组合。

4.如权利要求1所述半导体器件的形成方法，其特征在于，在逻辑区的半导体衬底表面形成电极层之后，在所述逻辑区的介质层和电极层两侧的半导体衬底表面形成侧墙，在所述电极层和侧墙两侧的半导体衬底内形成源区和漏区。

5.如权利要求1所述半导体器件的形成方法，其特征在于，所述电容区的半导体衬底内具有浅沟槽隔离结构，在所述浅沟槽隔离结构表面形成所述闪存单元。

6.如权利要求1所述半导体器件的形成方法，其特征在于，所述电容区的半导体衬底内具有阱区，在所述阱区表面形成闪存单元。

7.如权利要求1所述半导体器件的形成方法，其特征在于，所述隧穿氧化层和介质层的材料为氧化硅，所述字线层和电极层的材料为多晶硅，所述导电插塞的材料为铜、钨或铝。

8.一种采用如权利要求1至7中的任一项方法形成的半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底具有电容区；位于所述电容区的半导体衬底表面的闪存单元，所述闪存单元包括：位于半导体衬底表面的隧穿氧化层、以及位于所述隧穿氧化层表面的字线层；位于所述字线层表面的介质层；位于所述介质层表面的电极层；分别与字线层和电极层电连接的导电插塞；所述半导体衬底还具有存储区，在所述电容区上具有与所述存储区上相同结构的闪存单元；所述半导体衬底还具有逻辑区，所述逻辑区上具有所述介质层和所述电极层，所述逻辑区的所述介质层作为逻辑晶体管的栅介质层，所述逻辑区的所述电极层作为逻辑晶体管的栅极层。

说明书

半导体器件及其形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

[0002] 多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器和多晶硅-多晶硅-衬底(PPS，Poly-Poly-Substrate）电容器在逻辑电路或闪存存储器电路中，被广泛应用于防止噪音和模拟器件的频率解调。

[0003] 请参考图1，是现有的PIP电容的剖面结构示意图，包括：半导体衬底10，所述半导体衬底10内形成有浅沟槽隔离结构11，且所述浅沟槽隔离结构11表面与半导体衬底10表面齐平；位于所述浅沟槽隔离结构11表面的第一多晶硅层13，且所述第一多晶硅层13掺杂有N型离子；位于所述第一多晶硅层13表面的第一介质层14；位于所述第一介质层14表面的第二多晶硅层15；需要说明的是，所述第一多晶硅层13和第二多晶硅层15分别与导电插塞（未示出）相连接。

[0004] 请参考图2，是现有的PPS电容的剖面结构示意图，包括：半导体衬底20，所述半导体衬底20内形成有掺杂阱29，以及位于所述掺杂阱29两侧的浅沟槽隔离结构21；位于所述掺杂阱29表面的隧穿介质层22；位于所述隧穿介质层22表面的第一多晶硅层23，且所述第一多晶硅层23掺杂有N型离子；位于所述第一多晶硅层23表面的第一介质层24；位于所述第一介质层24表面的第二多晶硅层25；需要说明的是，所述第一多晶硅层23、第二多晶硅层25以及掺杂阱29分别与导电插塞（未示出）相连接。

[0005] 然而，在现有的闪存存储器电路中形成PIP电容或PPS电容时，工艺步骤复杂，生产成本较高。

[0006] 更多的电容器的形成方法的相关资料请参公开号为CN102117780的中国专利文件。

发明内容

[0007] 本发明解决的问题是提供一种半导体器件及其形成方法，简化在闪存存储器电路中形成半导体电容器的工艺步骤，并减少生产成本。

[0008] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有电容区；在所述电容区的半导体衬底表面形成闪存单元，所述闪存单元包括：位于半导体衬底表面的隧穿氧化层、以及位于所述隧穿氧化层表面的字线层；在所述字线层表面形成介质层；在所述介质层表面形成电极层；形成分别与字线层和电极层电连接的导电插塞。

[0009] 可选的，所述闪存单元还包括：位于字线层两侧的隧穿氧化层表面的浮栅层，位于所述浮栅层表面的第二介质层，以及位于所述第二介质层表面的控制栅层，所述浮栅层、第二介质层和控制栅层与字线层之间通过第一介质层电隔离。

[0010] 可选的，所述第二介质层为氧化硅-氮化硅-氧化硅的重叠结构，所述浮栅层和控制栅层的材料为多晶硅，所述第一介质层的材料为氧化硅和氮化硅一种或两种组合。

[0011] 可选的，所述半导体衬底还具有存储区，在所述电容区的半导体衬底表面形成闪存单元的同时，在存储区的半导体衬底表面形成闪存单元，而且在电容区和存储区形成闪存单元的工艺相同，所形成的闪存单元的结构相同。

[0012] 可选的，所述半导体衬底还具有逻辑区，在所述电容区的字线层表面形成介质层的同时，在逻辑区的半导体衬底表面形成介质层，在所述电容区的介质层表面形成电极层的同时，在逻辑区的介质层表面形成电极层，所述逻辑区的介质层作为逻辑晶体管的栅介质层，所述逻辑区的电极层作为逻辑晶体管的栅极层。

[0013] 可选的，在逻辑区的半导体衬底表面形成电极层之后，在所述逻辑区的介质层和电极层两侧的半导体衬底表面形成侧墙，在所述电极层和侧墙两侧的半导体衬底内形成源区和漏区。

[0014] 可选的，所述电容区的半导体衬底内具有浅沟槽隔离结构，在所述浅沟槽隔离结构表面形成所述闪存单元。

[0015] 可选的，所述电容区的半导体衬底内具有阱区，在所述阱区表面形成闪存单元。

[0016] 可选的，所述隧穿氧化层和介质层的材料为氧化硅，所述字线层和电极层的材料为多晶硅，所述导电插塞的材料为铜、钨或铝。

[0017] 相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：半导体衬底，所述半导体衬底具有电容区；位于所述电容区的半导体衬底表面的闪存单元，所述闪存单元包括：位于半导体衬底表面的隧穿氧化层、以及位于所述隧穿氧化层表面的字线层；位于所述字线层表面的介质层；位于所述介质层表面的电极层；分别与字线层和电极层电连接的导电插塞。

[0018] 与现有技术相比，本发明的技术方案具有以下优点：

[0019] 在半导体衬底电容区的表面形成闪存单元，由于所述闪存单元中包括位于半导体衬底表面的隧穿氧化层，以及位于所述隧穿氧化层表面的字线层，因此，所述字线层能够作为半导体电容的两层电极之一；其次，所述电容区的闪存单元能够在形成电路中用于存储的闪存单元的同时，采用相同工艺形成，使所述电容区的字线层无需进行额外的沉积以及刻蚀工艺即可形成，且无需制作额外的光刻掩膜板，能够简化工艺，降低成本。

[0020] 进一步的，在所述字线层表面形成介质层、以及位于介质层表面的电极层；所述电极层能够作为半导体电容的另一层电极，而所述介质层能够用于隔离作为电极的字线层和电极层，在电容区形成半导体电容；而且，在所述电容区形成介质层和电极层的同时，能够在逻辑区的半导体衬底表面形成介质层和电极层，所述介质层作为逻辑晶体管的栅介质层，电极层作为逻辑晶体管的栅电极层，进一步简化了制造工艺，且降低成本。

[0021] 所述半导体器件采用闪存单元的字线层作为一层电极，采用电极层作为另一层电极，并采用介质层电隔离所述字线层和电极层，所述半导体电容器有利于系统的进一步集成。

附图说明

[0022] 图1是现有的PIP电容的剖面结构示意图；

[0023] 图2是现有的PPS电容的剖面结构示意图；

[0024] 图3至图7是本发明实施例的半导体器件的形成过程中的剖面结构示意图。

具体实施方式

[0025] 如背景技术所述，在现有的闪存存储器电路中形成PIP电容或PPS电容时，工艺步骤复杂，生产成本较高。

[0026] 现有的闪存存储器电路中包括闪存单元器件、逻辑器件和电容器，其中，电容器在形成逻辑器件的同时形成。以PIP电容为例，请继续参考图1，在浅沟槽隔离结构11表面形成第一多晶硅层13之后，在所述第一多晶硅层13表面形成第一介质层14的同时，在需要形成逻辑晶体管的半导体衬底10表面形成栅介质层；在形成位于所述第一介质层14表面的第二多晶硅层15的同时，在所述栅介质层表面形成栅电极层；之后，在所述栅介质层和栅电极层两侧的半导体衬底表面形成侧墙，并形成源区和漏区，即能够形成逻辑晶体管。此外，在闪存存储器电路中形成PPS电容的方法与上述形成PIP电容的方法相似，在此不作赘述。

[0027] 然而，经过本发明的发明人研究发现，如图1所示，虽然第一介质层14和第二多晶硅层15能够在形成逻辑晶体管的栅介质层和栅电极层的同时形成，以此简化工艺步骤，但形成于浅沟槽隔离结构11表面的第一多晶硅层13依旧需要通过额外的沉积工艺、光刻工艺和刻蚀工艺形成，增加了额外的工艺步骤，而且需要额外制造光刻掩膜板以形成所述第一多晶硅层13，因此工艺步骤复杂，而且生产成本较高。

[0028] 经过本发明的发明人进一步研究，在存储区的半导体衬底表面形成闪存单元的同时，采用形成所述闪存单元的工艺在半导体衬底电容区的表面形成闪存单元，所述闪存单元包括：位于半导体衬底表面的隧穿氧化层、以及位于所述隧穿氧化层表面的字线层；其中，所述字线层能够作为所形成的电容器的两层电极之一；之后，在所述字线层表面形成介质层、以及位于介质层表面的电极层；所述电极层能够作为所形成的电容器的另一层电极，而所述介质层能够用于隔离作为电极的字线层和电极层，从而在电容区形成半导体电容。所述半导体电容的制造工艺简化，而且生产成本降低。

[0029] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0030] 图3至图7是本发明实施例的半导体电容器的形成过程中的剖面结构示意图。

[0031] 请参考图3，提供半导体衬底200，所述半导体衬底200具有电容区II、存储区I和逻辑区III。

[0032] 所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）。

[0033] 本实施例中，所述半导体衬底200用于形成闪存存储器电路，所述闪存存储器电路包括存储器件、逻辑晶体管和电容器，因此，所述半导体衬底200具有存储区I、电容区II和逻辑区III；所述存储区I用于形成存储器件，所述逻辑区III用于形成逻辑晶体管，所述电容区II用于形成半导体电容器。

[0034] 后续在所述电容区II形成的半导体电容器为PIP电容或PPS电容，所述PIP电容或PPS电容具有较高的单位面积电容值，而且工作电压较高，有利于提高闪存存储器电路的性能。

[0035] 在一实施例中，所形成的电容器为PIP电容，在所述电容区II的半导体衬底200内形成浅沟槽隔离结构（未示出），所述浅沟槽隔离结构的表面与半导体衬底200的表面齐平；后续所形成的半导体电容器位于所述浅沟槽隔离结构表面；所述浅沟槽隔离结构的材料为氧化硅，且所述浅沟槽隔离结构的形成工艺为本领域技术人员所熟知，在此不作赘述。

[0036] 在另一实施例中，所形成的电容器为PPS电容，采用离子注入工艺在所述电容区II的半导体衬底200内形成阱区（未示出），较佳的所掺杂的离子为n型离子；后续在所形成的半导体电容器位于所述阱区表面，尤其是当所述阱区内的掺杂离子为n型离子时，半导体电容器中迁移的载流子为电子，所形成的半导体电容器的性能较好。所述采用离子注入工艺形成阱区的方法为本领域技术人员所熟知，在此不作赘述。需要说明的是，所述半导体衬底200内还形成有浅沟槽隔离结构，使所述阱区与半导体衬底的其他区域进行隔离。

[0037] 请参考图4，在所述电容区II和存储区I的半导体衬底200表面分别形成闪存单元，所述闪存单元包括：位于半导体衬底200表面的隧穿氧化层201、以及位于所述隧穿氧化层表面的字线层202。

[0038] 在存储区I形成的闪存单元用于在闪存存储器电路中用于实现电路的存储功能；形成所述闪存单元的工艺流程、以及所形成的闪存单元的结构能够根据具体的技术需求而定。

[0039] 所述闪存单元包括位于半导体衬底200表面的隧穿氧化层201、和位于隧穿氧化层201表面的字线层202，因此所述字线层202与半导体衬底200电隔离。而本发明的发明人发现，所述与半导体衬底200电隔离的字线层202能够作为半导体电容中的一层电极。

[0040] 进一步的，在存储区I和电容区II同时形成闪存单元，其中，电容区II的闪存单元中的字线层202能够作为所形成的半导体电容器的一层电极；当后续在形成逻辑晶体管的同时，在所述电容区II的字线层202表面同时形成介质层和电极层，所述电极层能够作为半导体电容器中的另一层电极。因此，在电容区II形成半导体电容器时，无需增加任何工艺步骤、或用于光刻工艺的光刻掩膜板，即可在形成存储区I和逻辑区III的器件的同时形成，使工艺步骤得以简化，而且能够极大地节省生产成本。

[0041] 所述闪存单元还包括：位于字线层202两侧的浮栅层203，位于所述浮栅层203表面的第二介质层204，以及位于所述第二介质层204表面的控制栅层205，所述浮栅层203、第二介质层204和控制栅层205与字线层202之间通过第一介质层206电隔离，且所述浮栅层203通过第一介质层206与半导体衬底电隔离。

[0042] 所述第二介质层204为氧化硅-氮化硅-氧化硅（ONO）的重叠结构，所述氧化硅-氮化硅-氧化硅重叠结构具有较少的缺陷、较低的电场强度，能够有效地抑制漏电流；所述浮栅层203和控制栅层205的材料为多晶硅，所述第一介质层206的材料为氧化硅和氮化硅中的一种或两种组合，所述隧穿氧化层201的材料为氧化硅；所述字线层202的材料为多晶硅，较佳的，所述多晶硅内具有n型掺杂离子，具有掺杂离子的字线层202内电导率更高，有利于提高器件性能；所述掺杂离子能够通过离子注入工艺或原位掺杂工艺掺杂入字线层202内。

[0043] 本实施例中，所述闪存单元的形成工艺为：在半导体衬底200表面依次形成绝缘薄膜、位于绝缘薄膜表面的浮栅薄膜、位于浮栅薄膜表面的第二介质薄膜、以及位于第二介质薄膜表面的控制栅薄膜；在所述控制栅薄膜表面形成氮化硅层，所述氮化硅层内具有暴露出控制栅薄膜的第一开口，所述第一开口的尺寸与位置与需要在存储区I和电容区II形成的闪存单元的位置对应；在所述第一开口的侧壁表面形成第一侧墙；以所述第一侧墙和氮化硅层为掩膜刻蚀所述控制栅薄膜、第二介质薄膜、浮栅薄膜和绝缘薄膜，直至暴露出半导体衬底200为止，在所述控制栅薄膜、第二介质薄膜和浮栅薄膜内形成第二开口；在所述第二开口的侧壁表面形成第二侧墙；在形成第二侧墙后，在所述第二开口底部的半导体衬底200表面形成隧穿氧化层201，在所述隧穿氧化层201表面形成字线层202，所述字线层202的表面不高于所述氮化硅层的表面；在形成字线层之后，去除所述氮化硅层，以字线层202和第一侧墙为掩膜刻蚀所述控制栅薄膜、第二介质薄膜、浮栅薄膜和隧穿氧化薄膜，直至暴露出半导体衬底为止，形成控制栅层205、第二介质层204和浮栅层203，并在所述控制栅层
205、第二介质层204、浮栅层203和隧穿氧化层201外侧的侧壁表面形成隔离层；所述第一侧墙、第二侧墙、绝缘薄膜和隔离层构成所述第一介质层206。

[0044] 需要说明的是，在存储区I和电容区II形成闪存单元的各道工艺均同时进行，因此，无需采用额外的工艺即可形成半导体电容器的下电极，简化了工艺步骤；而且，在存储区I和电容区II形成闪存单元的工艺过程中，所采用的用于光刻工艺的光刻掩膜板完全相同，因此无需额外制作用于形成半导体电容器下电极的光刻掩膜板，而制作所述光刻掩膜板的成本较高，从而本实施例能够极大地降低生产成本。

[0045] 本实施例中形成于电容区II的闪存单元的数量大于或等于1个，即后续工艺能够形成大于或等于1个的半导体电容器；在电容区II形成的闪存单元的数量根据具体的电路设计需求而定，当需要在电路中形成较大电容时，能够在电容区II形成若干半导体电容器，并使所述若干半导体电容器构成并联，从而达到增加电容值的目的。

[0046] 请参考图5，在电容区II的字线层202表面、以及逻辑区III的半导体衬底200表面分别形成介质层207、以及位于所述介质层207表面的电极层208。

[0047] 形成于逻辑区III的介质层207和电极层208用于形成逻辑晶体管，其中，介质层207作为逻辑晶体管的栅介质层，所述电极层208作为逻辑晶体管的栅极层；而形成于电容区II字线层202表面的电极层208用于作为半导体电容器的另一层电极，位于字线层202与电极层208之间的介质层207作为隔离两层电极的介电层。由于逻辑区III和电容区II的介质层207和电极层208同时形成，进一步简化了工艺步骤。

[0048] 所述介质层207的材料为氧化硅，所述电极层208的材料为多晶硅，所述介质层207和电极层208的形成工艺为：在半导体衬底200表面形成介质薄膜；在所述介质薄膜表面形成电极薄膜；刻蚀部分介质薄膜和电极薄膜，直至暴露出半导体衬底200以及存储区I的字线层202表面，分别在逻辑区III和电容区II形成介质层207和电极层208。

[0049] 需要说明的是，在逻辑区III的半导体衬底200表面形成电极层208之后，在逻辑区III的介质层207和电极层208两侧的半导体衬底200表面形成侧墙（未示出），在所述电极层208和侧墙两侧的半导体衬底200内形成源区和漏区（未示出）。在逻辑区III形成侧墙的同时，能够在存储区I和电容区II的闪存单元两侧形成侧墙；在逻辑区III形成源区和漏区的同时，能够在存储区I的闪存单元两侧形成源区和漏区。

[0050] 请参考图6和图7，图7是图6中电容区II的俯视图结构图，在电容区II形成分别与字线层202和电极层208电连接的导电插塞209。

[0051] 所述导电插塞209的材料为铜、钨或铝；由于位于电容区II的字线层202和电极层208分别用于作为所形成的半导体电容器的两层电极，因此所述导电插塞209用于分别使所述半导体电容器的两层电极与其他半导体器件电连接；与电容区II的字线层202或电极层
208电连接的导电插塞209的数量大于或等于1，当所述导电插塞209为多个时，有利于增大电流，提高半导体电容器的性能。

[0052] 需要说明的是，请参考图7，所述字线层202和电极层208的形状不一，其中，所述字线层202的边界突出于所述电极层208的边界，以便导电插塞209能够直接与字线层202电连接，而无需穿过电极层208，能够简化工艺，并使器件性能更稳定。

[0053] 在一实施例中，当所形成的电容器为PPS电容时，所形成的半导体电容器位于半导体衬底200内的阱区表面；当形成与字线层202和电极层208电连接的导电插塞209的同时，在所述阱区表面形成导电插塞209，且所述阱区表面的导电插塞209与闪存单元不接触。

[0054] 在另一实施例中，当所形成的电容器为PIP电容时，所形成的半导体电容器位于浅沟槽隔离结构表面，所述导电插塞209仅与字线层202和电极层208电连接。

[0055] 需要说明的是，在电容区II形成导电插塞209的同时，能够在存储区I和逻辑区III分别形成导电插塞，用于使存储区I和逻辑区III所形成的器件也能够与外部电连接。

[0056] 本实施例同时在存储区I和电容区II形成闪存单元，由于所述闪存单元包括位于半导体衬底表面的隧穿氧化层201、以及位于所述隧穿氧化层201表面的字线层202，因此位于电容区II的字线层202能够作为半导体电容器的一层电极；之后，同时在电容区II的字线层202表面、和逻辑区III的半导体衬底200表面形成介质层207和电极层208；位于电容区II的电极层208能够作为半导体电容器的另一侧电极，且所形成的两层电极之间由介质层207相互隔离；由此，形成所述半导体电容器时，无需增加额外的工艺步骤，而且无需制作额外的光刻掩膜板，从而简化工艺且节省生成成本。

[0057] 相应的，本实施例还提供一种半导体电容器，请继续参考图6，包括：半导体衬底200，所述半导体衬底200具有电容区II；位于所述电容区II的半导体衬底200表面的闪存单元，所述闪存单元包括：位于半导体衬底200表面的隧穿氧化层201、以及位于所述隧穿氧化层201表面的字线层202；位于所述字线层202表面的介质层207；位于所述介质层207表面的电极层208；分别与字线层202和电极层208电连接的导电插塞209。

[0058] 所述半导体衬底200还具有存储区I和逻辑区III，所述存储区I的半导体衬底表面具有闪存单元，所述逻辑区III的半导体衬底表面具有包括介质层207和电极层208的逻辑晶体管；所述逻辑晶体管还包括：位于所述介质层207和电极层208两侧的半导体衬底200表面的侧墙（未示出）、以及位于所述电极层208和侧墙两侧的半导体衬底200内的源区和漏区。

[0059] 电容区II的字线层202和电极层208分别作为半导体电容器的两层电极，并由介质层207隔离；其中，电容区II的字线层202通过隧穿氧化层201与半导体衬底200电隔离，因此所述电容区II的字线层202能够作为所述半导体电容器的一层电极；在电容区II，所述电极层208通过介质层207与字线层202电隔离，因此所述电极层208能够作为所述半导体电容器的另一层电极；此外，电容区II的闪存单元的数量大于或等于1个，即半导体电容器的数量大于或等于1个。

[0060] 所述闪存单元还包括：位于字线层202两侧的隧穿氧化层201表面的浮栅层203，位于所述浮栅层203表面的第二介质层204，以及位于所述第二介质层204表面的控制栅层205，所述浮栅层203、第二介质层204和控制栅层205与字线层202之间通过第一介质层206电隔离。

[0061] 所述第二介质层204为氧化硅-氮化硅-氧化硅的重叠结构，所述浮栅层203和控制栅层205的材料为多晶硅，所述第一介质层206的材料为氧化硅和氮化硅中的一种或两种组合，所述隧穿氧化层201和介质层207的材料为氧化硅，字线层202和电极层208的材料为多晶硅；所述导电插塞209的材料为铜、钨或铝，且与电容区II的字线层202或电极层208电连接的导电插塞208的数量大于或等于1。

[0062] 在一实施例中，所述半导体电容器为PIP电容，所述电容区II的半导体衬底200内具有浅沟槽隔离结构，所述浅沟槽隔离结构的表面与半导体衬底200的表面齐平，半导体电容器位于所述浅沟槽隔离结构表面。

[0063] 在另一实施例中，所述半导体电容器为PPS电容，所述电容区II的半导体衬底200内具有阱区，所述阱区内具有n型掺杂离子，半导体电容器位于所述阱区表面；而且，所述阱区表面也具有导电插塞209。

[0064] 本实施例的半导体电容器中，电容区II的闪存单元中的字线层202作为一层电极，而位于所述字线202表面的电极层208作为另一层电极，且所述字线202通过介质层207与所述电极层208电隔离。所述半导体电容器有利于系统的进一步集成。

[0065] 综上所述，在半导体衬底电容区的表面形成闪存单元，由于所述闪存单元中包括位于半导体衬底表面的隧穿氧化层，以及位于所述隧穿氧化层表面的字线层，因此，所述字线层能够作为半导体电容的两层电极之一；其次，所述电容区的闪存单元能够在形成电路中用于存储的闪存单元的同时，采用相同工艺形成，使所述电容区的字线层无需进行额外的沉积以及刻蚀工艺即可形成，且无需制作额外的光刻掩膜板，能够简化工艺，降低成本。

[0066] 进一步的，在所述字线层表面形成介质层、以及位于介质层表面的电极层；所述电极层能够作为半导体电容的另一层电极，而所述介质层能够用于隔离作为电极的字线层和电极层，在电容区形成半导体电容；而且，在所述电容区形成介质层和电极层的同时，能够在逻辑区的半导体衬底表面形成介质层和电极层，所述介质层作为逻辑晶体管的栅介质层，电极层作为逻辑晶体管的栅电极层，进一步简化了制造工艺，且降低成本。

[0067] 所述半导体器件采用闪存单元的字线层作为一层电极，采用电极层作为另一层电极，并采用介质层电隔离所述字线层和电极层，所述半导体电容器有利于系统的进一步集成。

[0068] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。