一种锁存器集成电路具有同步数据加载和自定时异步数据俘获特性。所述集成电路可包含锁存器、脉冲产生器和比较器。所述锁存器可响应于数据信号和写入启用信号。所述脉冲产生器可经配置以产生所述写入启用信号作为脉冲。此脉冲可具有与时钟信号的第一沿同步的前沿和与比较信号的一沿同步的自定时后沿。所述比较器可经配置以响应于比较所述集成电路内的至少两个节点的逻辑电平而产生所述比较信号。
脉冲产生器，其经配置以产生所述写入启用信号作为脉冲，所述脉冲具有与时钟信号的第一沿同步的前沿和与比较信号的一沿同步的自定时后沿；以及比较器，其经配置以响应于比较所述集成电路装置内的至少两个节点的逻辑电平而产生所述比较信号。
2.根据权利要求1所述的装置，其中所述锁存器包括反平行连接的第一和第二反相器；
且其中所述第二反相器具有响应于所述第一反相器的输出的输入端子和响应于所述写入启用信号的控制端子。
3.根据权利要求2所述的装置，其中所述锁存器包括输入反相器，所述输入反相器经配置以响应于所述数据信号而产生经反相数据信号；且其中所述比较器具有分别响应于所述数据信号、所述经反相数据信号和所述第一反相器的所述输出的第一、第二和第三输入端子。
4.根据权利要求1所述的装置，其中所述脉冲产生器包括：输出反相器，其具有响应于经反相写入启用信号的输入端子；以及PMOS上拉晶体管，其具有响应于所述时钟信号的栅极端子和连接到所述输出反相器的所述输入端子的漏极端子。
5.根据权利要求1所述的装置，其中所述脉冲产生器包括在其中具有第一节点的匹配检测电路，所述第一节点响应于所述时钟信号的第二沿而被驱动到第一逻辑电平。
6.根据权利要求5所述的装置，其中所述匹配检测电路经配置以响应于在所述写入启用信号的有效阶段期间检测到所述比较信号的所述沿而将所述第一节点从所述第一逻辑电平切换到第二逻辑电平。
7.根据权利要求6所述的装置，其中所述脉冲产生器进一步包括PMOS上拉晶体管，所述PMOS上拉晶体管具有连接到所述匹配检测电路的输出的漏极端子和响应于所述时钟信号的栅极端子。
8.根据权利要求7所述的装置，其中所述脉冲产生器进一步包括输出反相器，所述输出反相器具有电耦合到所述匹配检测电路的所述输出的输入。
9.根据权利要求8所述的装置，其中所述输出反相器经配置以产生所述写入启用信号。
10.根据权利要求1所述的装置，其中所述脉冲产生器包括：匹配检测电路，其经配置以响应于所述时钟信号的第二沿而将其中的第一节点预充电到第一逻辑电平，且进一步经配置以响应于在所述写入启用信号的有效阶段期间检测到所述比较信号的所述沿而对所述第一节点进行放电。
11.根据权利要求10所述的装置，其中所述脉冲产生器进一步包括放电箝位电路，所述放电箝位电路具有电连接到所述第一节点的输入端子和输出端子。
12.根据权利要求11所述的装置，其中所述放电箝位电路包括具有连接到所述第一节点的输入端子的反馈反相器。
13.根据权利要求1所述的装置，其中所述比较器经配置以响应于比较所述锁存器的至少两个节点的逻辑电平而产生所述比较信号。
脉冲产生器，其经配置以产生所述写入启用信号作为脉冲，所述脉冲具有与时钟信号的第一沿同步的前沿和同步于第一信号的自定时后沿，其反映将所述数据准确地加载到所述锁存器中。
15.根据权利要求14所述的装置，其中所述自定时后沿同步于所述第一信号的一沿。
16.根据权利要求15所述的装置，其进一步包括比较器，所述比较器经配置以产生所述第一信号，所述比较器具有经配置以接收所述数据的第一输入端子。
17.根据权利要求16所述的装置，其中所述比较器具有经配置以在所述锁存器中的锁存器节点处接收信号的第二输入端子。
脉冲产生器，其经配置以产生所述写入启用信号作为脉冲，所述脉冲具有与时钟信号的第一沿同步的前沿和同步于所述集成电路装置中的至少两个节点的比较的后沿。
19.根据权利要求18所述的装置，其中所述脉冲的所述后沿的时序相对于所述时钟信号的时序是异步的。
20.根据权利要求19所述的装置，其中所述脉冲的所述后沿同步于检测到所述数据与所述锁存器的具有反映与所述数据的匹配的电压的内部节点之间的匹配。
具有同步数据加载和自定时异步数据俘获的锁存器电路
技术领域
[0001] 本发明涉及集成电路装置，且更特定来说，涉及可在同步系统中操作的锁存器集成电路。
背景技术
[0002] 常规的锁存器集成电路经常利用反平行耦合的反相器来提供数据锁存操作。当用于同步集成电路中时，此锁存操作可与时序信号(例如，时钟信号(CLK))同步。常规的锁存器集成电路的一个实例包含脉冲锁存器，其利用充分“固定”宽度的写入启用脉冲来执行写入操作。遗憾的是，制造工艺、电压/操作温度上的改变(即，PVT改变)所导致的性能的改变可能会由于提供不充分的时间将新数据准确地加载到脉冲锁存器中而导致固定持续时间写入操作变得不可靠。在刘(Liou)的标题为“用于控制数据锁存时间的方法和装置(Method and Device for Controlling Data Latch Time)”的第6,760,263号美国专利、康达(Kanda)等人的标题为“接受包含与数据选通信号同步的串行数据信号的数据的半导体装置(Semiconductor Device Accepting Data Which Includes Serial Data Signals，in Synchronization with a Data Strobe Signal)”的第6,115,322号美国专利以及岛崎(Shimazaki)等人的标题为“脉冲锁存器电路和半导体集成电路(Pulse Latch Circuit and Semiconductor Integrated Circuit)”的第7,411,413号美国专利中揭示了常规的锁存器集成电路的实例。
发明内容
[0003] 本发明的实施例包含具有同步数据加载和自定时异步数据俘获特性的锁存器集成电路。根据本发明的这些实施例中的一些实施例，一种集成电路可包含锁存器、脉冲产生器和比较器。所述锁存器可响应于数据信号和写入启用信号。所述脉冲产生器可经配置以产生所述写入启用信号作为脉冲。此脉冲可具有与时钟信号的第一沿同步的前沿和与比较信号的一沿同步的自定时后沿。所述比较器可经配置以响应于比较所述锁存器集成电路内的至少两个节点的逻辑电平而产生比较信号。
[0004] 根据本发明的额外实施例，所述锁存器可包含反平行连接的第一和第二反相器。所述第二反相器可具有响应于第一反相器的输出的输入端子和响应于写入启用信号的控制端子。所述锁存器可进一步包含输入反相器，所述输入反相器可经配置以响应于所述数据信号而产生经反相数据信号。另外，所述比较器的一实施例可包含第一、第二和第三输入端子，所述第一、第二和第三输入端子分别响应于所述数据信号、所述经反相数据信号和所述第一反相器的输出。
[0005] 根据本发明的进一步实施例，所述脉冲产生器可包含在其中具有第一节点的匹配检测电路，所述匹配检测电路可与时钟信号同步地被重复地预充电。具体来说，此第一节点可响应于时钟信号的第二沿而被驱动到第一逻辑电平。此第一逻辑电平可为经预充电电压电平(例如，Vdd)。具体来说，所述匹配检测电路可经配置以响应于在写入启用信号的有效阶段期间检测到比较信号的沿而将第一节点从第一逻辑电平切换到第二逻辑电平。所述比较信号的此沿可表示将新数据准确地加载到锁存器中。所述脉冲产生器还可包含：PMOS上拉晶体管，其具有连接到匹配检测电路的输出的漏极端子和响应于时钟信号的栅极端子；以及输出反相器，其具有电耦合到匹配检测电路的输出的输入。此输出反相器可经配置以产生写入启用信号。
[0006] 根据本发明的替代性实施例，所述脉冲产生器可包含匹配检测电路，所述匹配检测电路经配置以响应于时钟信号的第二沿而将其中的第一节点预充电到第一逻辑电平，且进一步经配置以响应于在写入启用信号的有效阶段期间检测到所述比较信号的沿而对所述第一节点进行放电。所述脉冲产生器还可包含放电箝位电路，所述放电箝位电路具有电连接到所述第一节点的输入端子和输出端子。根据本发明的一些实施例，所述放电箝位电路可包含具有连接到第一节点的输入端子的反馈反相器。
[0007] 根据本发明的又进一步实施例，一种集成锁存器电路可包含响应于数据和写入启用信号的锁存器，和脉冲产生器。此脉冲产生器经配置以产生所述写入启用信号作为脉冲。此脉冲具有与时钟信号的第一沿同步的前沿，和同步于第一信号的自定时后沿，其反映将数据准确地加载到所述锁存器中。此自定时后沿可同步于第一信号的一沿。所述锁存器电路还可包含比较器，所述比较器经配置以产生第一信号。此比较器可具有经配置以接收数据的第一输入端子，和经配置以接收在锁存器内的锁存器节点处产生的信号的第二输入端子。
附图说明
[0008] 图1是根据本发明的实施例的锁存器集成电路的方框图。
[0009] 图2A是可用于图1的锁存器集成电路中的锁存器的电气示意图。
[0010] 图2B是可用于图1的锁存器集成电路中的比较器的电气示意图。
[0011] 图2C是可用于图1的锁存器集成电路中的脉冲产生器的电气示意图。
[0012] 图2D是可用于图2C的脉冲产生器中的二输入与非(NAND)门的电气示意图。
具体实施方式
[0013] 现在将参考附图更全面地描述本发明，在附图中展示了本发明的优选实施例。然而，本发明可以许多不同形式体现，且不应被解释为受限于本文中所陈述的实施例；而是，提供这些实施例以使得本发明将彻底且完整，且将把本发明的范围完全地传达给所属领域的技术人员。相同的参考数字始终指代相同的元件。
[0014] 现在参看图1，将根据本发明的实施例的锁存器集成电路100说明为包含锁存器102、比较器104和脉冲产生器106，如所说明进行连接。锁存器102经配置以对所接收数据(DATA)执行锁存操作，且产生输出信号OUT，所述输出信号可表示所接收数据(DATA)的互补(或真实)版本。根据所说明的实施例，锁存器102响应于真实写入启用信号(WR_EN)和互补的写入启用信号(WR_ENB)，真实写入启用信号(WR_EN)和互补的写入启用信号(WR_ENB)控制锁存器102内的节点处的锁存操作的时序。锁存器102还产生：信号D1，其反映锁存器102内的“锁存器”节点处的电压；以及互补的数据信号DATAB，其为所接收数据(DATA)的经反相版本。比较器104执行组合逻辑功能。具体来说，比较器104响应于所接收数据(DATA)、互补的数据信号DATAB和锁存器节点信号D1的组合而产生异或比较信号(XOR)。脉冲产生器106响应于异或比较信号(XOR)和时钟信号(CLK)而产生写入启用信号(WR_EN)和其互补物(WR_ENB)以作为相应脉冲，所述时钟信号(CLK)使锁存器集成电路100的操作同步。
[0015] 如现在将在下文相对于图2A到2D更全面地描述，脉冲产生器106经配置以产生写入启用信号WR_EN以作为具有与时钟信号CLK的第一沿(例如，上升沿)同步的前沿和与异或比较信号(XOR)的一沿(例如，上升沿)同步的自定时后沿的脉冲。比较器104经配置以响应于比较所述锁存器内的至少两个节点的逻辑电平而产生此比较信号(XOR)。
[0016] 图2A说明由图1说明的锁存器102的一实施例，其包含输入反相器INV1、传输门TG1、反平行连接的一对反相器INV2到INV3、PMOS上拉控制晶体管P1和NMOS下拉控制晶体管N1。控制晶体管P1和N1的栅极端子分别响应于写入启用信号WR_EN和互补的写入启用信号WR_ENB。基于此配置，当PMOS上拉控制晶体管P1和NMOS下拉控制晶体管N1响应于逻辑1写入启用信号WR_EN和逻辑0互补的写入启用信号WR_ENB而有效时，所述对反相器INV2到INV3经启用以执行锁存操作。可在本文中将反相器INV3、NMOS下拉控制晶体管N1和PMOS上拉控制晶体管P1共同视为具有响应于写入启用信号WR_EN的至少一个控制端子的反相器装置。
[0017] 写入启用信号WR_EN的低到高转变还操作以接通传输门TG1，以使得可在反相器INV2/INV3的输入/输出端子处的“锁存器”节点D0和D1处反映数据DATA的值的改变。相比而言，写入启用信号WR_EN的高到低转变操作以关断传输门TG1，且阻止输入反相器INV1的输出处的信号(即，DATAB)的改变影响锁存器102内的“锁存器”节点D0和D1的逻辑值。
[0018] 图2B说明比较器104的一实施例，其根据表1的真值表而产生异或比较信号。比较器104包含三个NMOS晶体管N2到N4和两个PMOS晶体管P2到P3，其共同产生异或“比较”信号XOR。每当所接收数据(DATA)的逻辑值与锁存器102内的锁存节点处的信号D1的逻辑值匹配时，此比较信号便具有逻辑1。因此，每当锁存器102内的锁存节点处的信号D1经受低到高(或高到低)转变以与由锁存器集成电路100接收的新数据(DATA)的值匹配时，异或比较信号XOR便将经受低到高转变。
[0019]D1 DATA DATAB XOR
0 0 1 1
0 1 0 0
1 0 1 0
1 1 0 1
[0020] 表1
[0021] 图2C说明图1的脉冲产生器106的一实施例。将脉冲产生器106说明为包含NMOS晶体管N5到N7、PMOS晶体管P4到P6、反相器INV4到INV5和与非门ND1，如所说明进行连接。如下文更全面地描述，脉冲产生器106的所说明组件中的一些组件可操作为匹配检测电路和放电箝位电路。
[0022] 脉冲产生器106的操作与时钟信号CLK同步，时钟信号CLK具有停用写入操作的无效脉冲(CLK＝0)和启用将新数据写入到锁存器102中的操作的有效脉冲(CLK＝1)。具体来说，时钟信号CLK的高到低转变将致使PMOS上拉晶体管P4接通且将预充电节点PC上拉到逻辑1值(或保持于逻辑1电平处)。时钟信号CLK的高到低转变还将致使与非门ND1的输出进行低到高切换(或保持高)。换句话说，时钟信号CLK的高到低转变将致使互补的写入启用信号WR_ENB进行低到高切换(或在逻辑1电平处保持高)，且致使写入启用信号WR_EN进行高到低切换(或在逻辑0电平处保持低)。如由图2D所说明，图2C的与非门ND1的一实施例可包含两个PMOS上拉晶体管P8到P9和两个NMOS下来晶体管N8到N9，如所说明进行连接。
[0023] 相比而言，时钟信号CLK的低到高转变通过以下方式启用将新数据写入到锁存器102中的操作：致使写入启用信号WR_EN进行低到高切换且互补的写入启用信号WR_ENB进行高到低切换，进而接通传输门TG1且将反相器INV1的输出电连接到锁存器102内的节点D0。
具体来说，时钟信号CLK的低到高转变操作以接通NMOS下拉晶体管N5且关断PMOS上拉晶体管P4。时钟信号CLK的低到高转变与预充电节点PC处的逻辑1电平的组合致使与非门ND1的输出进行高到低切换。与非门ND1的输出处的此高到低转变通过致使写入启用信号WR_EN在反相器INV5的输出处进行低到高切换且致使PMOS上拉晶体管P6接通而启用写入操作的开始。在异或比较信号XOR保持于逻辑0电平处的同时开始写入操作将致使NMOS下拉晶体管N6保持关断且PMOS上拉晶体管P5保持接通(与PMOS上拉晶体管P6组合)，进而将预充电节点PC保持于逻辑1电平处，且将写入启用信号WR_EN维持于逻辑1电平处。
[0024] 在当写入启用信号WR_EN在逻辑1电平处保持高时的时间间隔期间，可将新数据(DATA)写入到锁存器102中，进而切换节点D0和D1的逻辑电平。如图2B和表1所说明，将新数据准确地加载到锁存器102中将致使节点D1的逻辑电平与新“写入”数据(DATA)匹配，且异或比较信号XOR基于数据比较以异步的方式进行低到高切换。如由图2C所说明，异或比较信号XOR的低到高转变/沿将致使NMOS晶体管N6接通且PMOS晶体管P5关断。作为响应，将通过由NMOS晶体管N5到N6提供的导电性下拉路径将预充电节点PC从逻辑1预充电电平拉到逻辑0放电电平。预充电节点PC的此高到低切换以自定时方式操作以将与非门ND1的输出从逻辑
0电平切换到逻辑1电平，进而通过关断锁存器102内的传输门TG1而终止写入启用信号WR_EN的有效阶段(例如，逻辑1阶段)且完成写入操作。预充电节点PC的高到低切换还通过将反相器INV4的输入端子驱动到逻辑0电平而接通NMOS下拉晶体管N7。以此方式，脉冲产生器
106的共同操作以响应于比较信号XOR的低到高转变而对预充电节点PC进行放电的若干组件充当匹配检测电路。另外，“反馈”反相器INV4和NMOS下拉晶体管N7通过将反馈提供给预充电节点PC而操作为放电箝位电路。一旦预充电节点PC已被充分放电，此反馈便抑制预充电节点PC处的任何噪声影响与非门的输出。
[0025] 在图式和说明书中，已经揭示了本发明的典型优选实施例，而且，尽管采用了特定术语，但其仅用于一般性和描述性意义，且没有限制的目的，本发明的范围由所附权利要求书陈述。
