栅极驱动电路和阵列基板

摘要

本发明实施例公开了一种栅极驱动电路和阵列基板，涉及显示技术领域，能够在某一个栅极驱动单元的时钟信号的输入通路发生短路等故障时，保证其余栅极驱动单元能够正常工作。该栅极驱动电路，包括多个栅极驱动单元组，每一个栅极驱动单元组包括m个栅极驱动单元，m为大于1的整数，每一个栅极驱动单元组向同一条栅线输出栅极驱动信号，当所述栅极驱动单元组中的一个栅极驱动单元故障时，终止所述故障的栅极驱动单元的工作并由其它栅极驱动单元维持所述栅极驱动单元组工作。

权利要求

1.一种栅极驱动电路，其特征在于，包括多个栅极驱动单元组，每一个所述栅极驱动单元组包括m个栅极驱动单元，所述m为大于1的整数，每一个所述栅极驱动单元组向同一条栅线输出栅极驱动信号，当所述栅极驱动单元组中的一个栅极驱动单元故障时，终止所述故障的栅极驱动单元的工作并由其它栅极驱动单元维持所述栅极驱动单元组工作；

每个所述栅极驱动单元包括栅极驱动模块、检测模块和控制模块，其中，所述栅极驱动模块包括第一输入端口和第二输入端口，所述栅极驱动模块的第一输入端口连接第一时钟信号，所述栅极驱动模块的第二输入端口连接与所述第一时钟信号反相的第二时钟信号，当所述检测模块检测到所述栅极驱动模块的第一输入端口和所述栅极驱动模块的第二输入端口之间短路时，向所述控制模块发送短路信号，所述控制模块根据所述短路信号，断开所述栅极驱动模块的第一输入端口与第一时钟信号的连接、和所述栅极驱动模块的第二输入端口与第二时钟信号的连接。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述m为大于等于2并且小于等于5的整数。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述检测模块包括减法子模块和取绝对值子模块，所述减法子模块具有第一输入端口和第二输入端口，所述减法子模块的第一输入端口连接所述栅极驱动模块的第一输入端口，所述减法子模块的第二输入端口连接所述栅极驱动模块的第二输入端口，对所述栅极驱动模块的第一输入端口和所述栅极驱动模块的第二输入端口的输入信号做差值，所述减法子模块的输出端连接所述取绝对值子模块，向所述取绝对值子模块输出差值信号；

所述取绝对值子模块的输出端连接所述控制模块，对接收到的所述差值信号取绝对值，当所述绝对值小于预设值时，向所述控制模块发送短路信号。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述减法子模块包括：第一电阻、第二电阻、第三电阻、第四电阻和第一运算放大器；

所述第一电阻的第一端连接所述减法子模块的第一输入端口，所述第一电阻的第二端连接所述第一运算放大器的反相输入端；

所述第二电阻的第一端连接所述减法子模块的第二输入端口，所述第二电阻的第二端连接所述第一运算放大器的同相输入端；

所述第三电阻的第一端连接所述第一运算放大器的反相输入端，所述第三电阻的第二端连接所述第一运算放大器的输出端；

所述第四电阻的第一端连接所述第一运算放大器的反相输入端，所述第四电阻的第二端接地；

所述第一运算放大器的反相输入端连接所述第一电阻的第二端，所述第一运算放大器的同相输入端连接所述第二电阻的第二端，所述第一运算放大器的输出端连接所述减法子模块的输出端；

其中，所述第一电阻的阻值与所述第二电阻的阻值相等，所述第三电阻的阻值与所述第四电阻的阻值相等。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述取绝对值子模块包括：第一二极管、第五电阻、第六电阻和第二运算放大器，

所述第一二极管的输入端连接所述取绝对值子模块的输入端，所述第一二极管的输出端连接所述取绝对值子模块的输出端；

所述第五电阻的第一端连接所述取绝对值子模块的输入端，所述第五电阻的第二端连接所述第二运算放大器的反相输入端；

所述第六电阻的第一端连接所述第二运算放大器的反相输入端，所述第六电阻的第二端连接所述取绝对值子模块的输出端；

所述第二运算放大器的反相输入端连接所述第五电阻的第二端，所述第二运算放大器的同相输入端接地，所述第二运算放大器的输出端连接所述取绝对值子模块的输出端；

其中，所述第五电阻的阻值与所述第六电阻的阻值相等。

6.根据权利要求5所述的栅极驱动电路，其特征在于，所述控制模块包括第一开关管和第二开关管，所述第一开关管和所述第二开关管的栅极连接所述取绝对值子模块的输出端，所述第一开关管的第一端连接所述第一时钟信号，所述第一开关管的第二端连接所述栅极驱动模块的第一信号输入端；

所述第二开关管的第一端连接所述第二时钟信号，所述第二开关管的第二端连接所述栅极驱动模块的第二信号输入端。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第一开关管和所述第二开关管为薄膜晶体管。

8.一种阵列基板，其特征在于，包括权利要求1-7任一项所述的栅极驱动电路。

说明书

栅极驱动电路和阵列基板

技术领域

[0001] 本发明涉及显示技术领域，尤其涉及一种栅极驱动电路和阵列基板。

背景技术

[0002] 近些年来液晶显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动(Gate Driver on Array，简称GOA)的技术量产化的实现。利用GOA技术将栅极驱动电路集成在液晶显示面板的阵列基板上，从而可以省掉原有的集成的栅极驱动电路，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极驱动电路也称为GOA电路。

[0003] 在现有技术中，GOA电路包括若干个GOA单元，每一GOA单元接入一对反相的时钟信号，输出对应驱动一条栅线的栅线信号，具体的每一GOA单元的输出端连接一条栅线；发明人发现，GOA单元由于同时接入一对反相的时钟信号，这一对反相的时钟信号的输入通路通常很靠近甚至交叠，类似电容，并且这一对反相的时钟信号之间的压差可以达到20伏特，高压容易导致反相的时钟信号的输入通路之间形成的类似电容被击穿，使得反相的时钟信号的输入通路短路，则该发生短路的GOA单元工作异常，进而可能导致所有GOA单元工作异常，甚至导致液晶显示器内部的集成电路的工作异常。

发明内容

[0004] 本发明所要解决的技术问题在于提供一种栅极驱动电路和阵列基板，能够在某一个栅极驱动单元的时钟信号的输入通路发生短路等故障时，保证其余栅极驱动单元能够正常工作。

[0005] 为解决上述技术问题，本发明显示技术领域采用如下技术方案：

[0006] 本发明第一方面提供了一种栅极驱动电路，包括多个栅极驱动单元组，每一个所述栅极驱动单元组包括m个栅极驱动单元，所述m为大于1的整数，每一个所述栅极驱动单元组向同一条栅线输出栅极驱动信号，当所述栅极驱动单元组中的一个栅极驱动单元故障时，终止所述故障的栅极驱动单元的工作并由其它栅极驱动单元维持所述栅极驱动单元组工作。

[0007] 所述m为大于等于2并且小于等于5的整数。

[0008] 每个所述栅极驱动单元包括栅极驱动模块、检测模块和控制模块，其中，所述栅极驱动模块包括第一输入端口和第二输入端口，所述栅极驱动模块的第一输入端口连接第一时钟信号，所述栅极驱动模块的第二输入端口连接与所述第一时钟信号反相的第二时钟信号，

[0009] 当所述检测模块检测到所述栅极驱动模块的第一输入端口和所述栅极驱动模块的第二输入端口之间短路时，向所述控制模块发送短路信号，所述控制模块根据所述短路信号，断开所述栅极驱动模块的第一输入端口与第一时钟信号的连接、和所述栅极驱动模块的第二输入端口与第二时钟信号的连接。

[0010] 所述检测模块包括减法子模块和取绝对值子模块，

[0011] 所述减法子模块具有第一输入端口和第二输入端口，所述减法子模块的第一输入端口连接所述栅极驱动模块的第一输入端口，所述减法子模块的第二输入端口连接所述栅极驱动模块的第二输入端口，对所述栅极驱动模块的第一输入端口和所述栅极驱动模块的第二输入端口的输入信号做差值，所述减法子模块的输出端连接所述取绝对值子模块，向所述取绝对值子模块输出差值信号；

[0012] 所述取绝对值子模块的输出端连接所述控制模块，对接收到的所述差值信号取绝对值，当所述绝对值小于预设值时，向所述控制模块发送短路信号。

[0013] 所述减法子模块包括：

[0014] 第一电阻、第二电阻、第三电阻、第四电阻和第一运算放大器；

[0015] 所述第一电阻的第一端连接所述减法子模块的第一输入端口，所述第一电阻的第二端连接所述第一运算放大器的反相输入端；

[0016] 所述第二电阻的第一端连接所述减法子模块的第二输入端口，所述第二电阻的第二端连接所述第一运算放大器的同相输入端；

[0017] 所述第三电阻的第一端连接所述第一运算放大器的反相输入端，所述第三电阻的第二端连接所述第一运算放大器的输出端；

[0018] 所述第四电阻的第一端连接所述第一运算放大器的反相输入端，所述第四电阻的第二端接地；

[0019] 所述第一运算放大器的反相输入端连接所述第一电阻的第二端，所述第一运算放大器的同相输入端连接所述第二电阻的第二端，所述第一运算放大器的输出端连接所述减法子模块的输出端；

[0020] 其中，所述第一电阻的阻值与所述第二电阻的阻值相等，所述第三电阻的阻值与所述第四电阻的阻值相等。

[0021] 所述取绝对值子模块包括：

[0022] 第一二极管、第五电阻、第六电阻和第二运算放大器，

[0023] 所述第一二极管的输入端连接所述取绝对值子模块的输入端，所述第一二极管的输出端连接所述取绝对值子模块的输出端；

[0024] 所述第五电阻的第一端连接所述取绝对值子模块的输入端，所述第五电阻的第二端连接所述第二运算放大器的反相输入端；

[0025] 所述第六电阻的第一端连接所述第二运算放大器的反相输入端，所述第六电阻的第二端连接所述取绝对值子模块的输出端；

[0026] 所述第二运算放大器的反相输入端连接所述第五电阻的第二端，所述第二运算放大器的同相输入端接地，所述第二运算放大器的输出端连接所述取绝对值子模块的输出端；

[0027] 其中，所述第五电阻的阻值与所述第六电阻的阻值相等。

[0028] 所述控制模块包括第一开关管和第二开关管，

[0029] 所述第一开关管和所述第二开关管的栅极连接所述取绝对值子模块的输出端，[0030] 所述第一开关管的第一端连接所述第一时钟信号，所述第一开关管的第二端连接所述栅极驱动模块的第一信号输入端；

[0031] 所述第二开关管的第一端连接所述第二时钟信号，所述第二开关管的第二端连接所述栅极驱动模块的第二信号输入端。

[0032] 所述第一开关管和所述第二开关管为薄膜晶体管。

[0033] 本发明的第二方面提供了一种阵列基板，包括权利要求上述的栅极驱动电路。

[0034] 在本发明实施例所提供的技术方案中，所述栅极驱动电路包括多个个栅极驱动单元组，每一个所述栅极驱动单元组包括m个栅极驱动单元，所述m为大于1的整数，当所述栅极驱动单元组中的一个栅极驱动单元故障时，终止所述故障的栅极驱动单元的工作。则故障的栅极驱动单元被终止后，由于每一个所述栅极驱动单元组中包括至少两个栅极驱动单元，且各栅极驱动单元都向同一条栅线输出栅极驱动信号，在很大程度上保证了栅线的正常工作，提高了该栅极驱动电路的工作的可靠性，提高了用户的使用体验。

附图说明

[0035] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0036] 图1为本发明实施例中的栅极驱动电路的结构示意图；

[0037] 图2为本发明实施例中的栅极驱动单元1m的结构示意图一；

[0038] 图3为本发明实施例中的检测模块的结构示意图；

[0039] 图4为本发明实施例中的减法子模块的结构示意图；

[0040] 图5为本发明实施例中的取绝对值子模块的结构示意图；

[0041] 图6为本发明实施例中的栅极驱动单元1m的结构示意图二；

[0042] 图7为本发明实施例中的短路前栅极驱动模块的第一信号输入端a和第二信号输入端b接收到的信号示意图；

[0043] 图8为本发明实施例中的短路后栅极驱动模块的第一信号输入端a和第二信号输入端b接收到的信号示意图。

具体实施方式

[0044] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0045] 实施例一

[0046] 本发明实施例提供一种栅极驱动电路，如图1所示，包括多个栅极驱动单元组，每一个所述栅极驱动单元组包括m个栅极驱动单元，所述m为大于1的整数，其中，所述多个栅极驱动单元组与栅极的个数相对应，每一个所述栅极驱动单元组向同一条栅线输出栅极驱动信号，当所述栅极驱动单元组中的一个栅极驱动单元故障时，终止所述故障的栅极驱动单元的工作并由其它栅极驱动单元维持所述栅极驱动单元组工作。

[0047] 优选的，所述m为大于等于2并小于等于5的整数，当m小于2时无法实现本发明所述的功能，m为大于5的整数时虽然也能够实现本发明的功能，但会显著增加加工工艺以及布线的复杂性。

[0048] 由图1以及上文的描述可知，任意一条栅线接收到的栅极驱动信号是由同一组中的各个栅极驱动单元共同提供的，所以，当其中任何一个栅极驱动单元由于故障被终止工作后，其余的栅极驱动单元仍然可以继续正常工作，并且，同一组中的栅极驱动单元同时发生短路等故障的可能性很小，使得栅线可以继续接收到正常的栅极驱动信号，提高了该栅极驱动电路的工作可靠性，提高了用户的使用体验。

[0049] 在本实施例的技术方案中，所述栅极驱动电路包括多个栅极驱动单元组，每一个所述栅极驱动单元组包括m个栅极驱动单元，所述m为大于1的整数，当所述栅极驱动单元组中的一个栅极驱动单元故障时，终止所述故障的栅极驱动单元的工作。则故障的栅极驱动单元被终止后，由于每一个所述栅极驱动单元组中包括至少两个栅极驱动单元，且各栅极驱动单元都向同一条栅线输出栅极驱动信号，在很大程度上保证了栅线的正常工作，提高了该栅极驱动电路的工作的可靠性，提高了用户的使用体验。

[0050] 具体地，由于任一个栅极驱动单元的结构都相同，故而以图1中的第1个栅极驱动单元组中的栅极驱动单元1m为例进行说明，如图2所示，所述栅极驱动单元1m包括栅极驱动模块、检测模块和控制模块，其中，所述栅极驱动模块包括第一输入端口a和第二输入端口b，所述栅极驱动模块的第一输入端口a连接第一时钟信号CLK，所述栅极驱动模块的第二输入端口b连接与所述第一时钟信号CLK反相的第二时钟信号CLKB。所述检测模块检测所述栅极驱动模块第一输入端口a和第二输入端口b之间是否短路。所述控制模块控制输入到所述栅极驱动模块的信号。具体的，当所述检测模块检测到所述栅极驱动模块的第一输入端口a和所述栅极驱动模块的第二输入端口b之间短路时，向所述控制模块发送短路信号，所述控制模块根据所述短路信号，断开所述栅极驱动模块的第一输入端口a与第一时钟信号CLK的连接、和所述栅极驱动模块的第二输入端口b与第二时钟信号CLKB的连接。

[0051] 进一步的，在本实施例的技术方案中，如图3所示，所述检测模块具体包括减法子模块和取绝对值子模块。

[0052] 具体的，所述减法子模块具有第一输入端口c（检测模块的第一输入端口c）和第二输入端口d（检测模块的第一输入端口d），结合图2可看出，所述减法子模块的第一输入端口c连接栅极驱动单元的第一输入端口a，所述减法子模块的第二输入端口d连接栅极驱动单元的第二输入端口b，对所述栅极驱动模块的第一输入端口a和所述栅极驱动模块的第二输入端口b的输入信号做差值，所述减法子模块的输出端连接所述取绝对值子模块，向所述取绝对值子模块输出差值信号。

[0053] 所述取绝对值子模块的输出端（即图2中的检测模块的输出端g）连接所述控制模块，对接收到的所述差值信号取绝对值，当所述绝对值小于预设值时，向所述控制模块发送短路信号。

[0054] 进一步的，在本发明的实施例中，如图4所示，所述减法子模块包括：

[0055] 第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第一运算放大器；

[0056] 所述第一电阻R1的第一端连接所述减法子模块的第一输入端口c，所述第一电阻R1的第二端连接所述第一运算放大器的反相输入端；

[0057] 所述第二电阻R2的第一端连接所述减法子模块的第二输入端口d，所述第二电阻R2的第二端连接所述第一运算放大器的同相输入端；

[0058] 所述第三电阻R3的第一端连接所述第一运算放大器的反相输入端，所述第三电阻R3的第二端连接所述第一运算放大器的输出端；

[0059] 所述第四电阻R4的第一端连接所述第一运算放大器的反相输入端，所述第四电阻R4的第二端接地。

[0060] 其中，所述第一电阻R1的阻值与所述第二电阻R2的阻值相等，所述第三电阻R3的阻值与所述第四电阻R4的阻值相等。

[0061] 由于R1=R2，R3=R4，由图4可知，则减法子模块输出的差值信号U1的值为：

[0062]

[0063] 同时，如图5所示，所述取绝对值子模块包括：

[0064] 第一二极管D1、第五电阻R5、第六电阻R6和第二运算放大器，

[0065] 所述第一二极管D1的输入端连接所述取绝对值子模块的输入端，所述第一二极管D1的输出端连接所述取绝对值子模块的输出端g；

[0066] 所述第五电阻R5的第一端连接所述取绝对值子模块的输入端，所述第五电阻R5的第二端连接所述第二运算放大器的反相输入端；

[0067] 所述第六电阻R6的第一端连接所述第二运算放大器的反相输入端，所述第六电阻R6的第二端连接所述取绝对值子模块的输出端；

[0068] 所述第二运算放大器的反相输入端连接所述第五电阻R5的第二端，所述第二运算放大器的同相输入端接地，所述第二运算放大器的输出端连接所述取绝对值子模块的输出端。

[0069] 其中，所述第五电阻R5的阻值与所述第六电阻R6的阻值相等。

[0070] 结合图5可知，取绝对值子模块对减法子模块输出的差值信号U1的处理为：

[0071] 当U1>0时，D1导通，U2=U1；

[0072] 当U1<0时，D1截止，U1经过第二运算放大器后，由于R5=R6，则[0073]

[0074] 之后，如图6所示，所述取绝对值子模块将U2自输出端g发送给控制模块。

[0075] 进一步的，在本发明的具体实施方式中，如图6所示，所述控制模块包括第一开关管T1和第二开关管T2，

[0076] 所述第一开关管T1和所述第二开关管T2的栅极连接所述取绝对值子模块的输出端g，

[0077] 所述第一开关管T1的第一端连接所述第一时钟信号CLK，所述第一开关管的第二端连接所述栅极驱动模块的第一信号输入端a；

[0078] 所述第二开关管T2的第一端连接所述第二时钟信号CLKB，所述第二开关管T2的第二端连接所述栅极驱动模块的第二信号输入端b。

[0079] 如图7所示，在该栅极驱动单元的第一信号输入端a和第二信号输入端b没有发生短路时，则第一信号输入端a接收到的信号为第一时钟信号CLK，第二信号输入端接收到的信号为第二时钟信号CLKB。第一时钟信号CLK和第二时钟信号CLKB的高电平电压均为约12伏特～15伏特，低电平电压均为约-8伏特～-12伏特，则第一时钟信号CLK与第二时钟信号CLKB之间的电压差始终为20多伏特，由之前的分析可知，当U1>0时，U2=U1；当U1<0时，U2=-U1；则此时的U2的电压值能够使得控制模块的第一开关管T1和第二开关管T2保持导通状态，该栅极驱动模块可以接入到第一时钟信号CLK和第二时钟信号CLKB，可以正常工作。

[0080] 当该栅极驱动单元的第一信号输入端a和第二信号输入端b短路时，如图8所示，第一信号输入端a由于同时接收到第一时钟信号CLK和第二时钟信号CLKB，其接收到的信号的电平很小，近乎为零；同理，第二时钟信号输入端b接收到的信号的电平也很小。则第一信号输入端a和第二信号输入端b分别接收到的电平的差值很小，不足以保持控制模块中的第一开关管T1和第二开关管T2的导通状态，控制模块的第一开关管T1和第二开关管T2关断，使得该栅极驱动单元与第一时钟信号CLK和第二时钟信号CLKB断开，保证了其余栅极驱动单元不受到该短路的栅极驱动单元的影响，保证了该栅极驱动电路可以正常工作。

[0081] 优选的，所述第一开关管T1和所述第二开关管T2为薄膜晶体管。

[0082] 需要说明的是，为了方便描述，本发明实施例中仅有一对时钟信号CLK和CLKB，但本发明也可适用于具有多对时钟信号的栅极驱动电路，具体实施方式与前文类似，在此不再赘述。

[0083] 本发明实施例还提供了一种阵列基板，包括上述的栅极驱动电路。

[0084] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。