一种鳍型场效应晶体管的制造方法

摘要

本发明提供一种鳍型场效应晶体管的制造方法，包括：在体硅上形成多个鳍片晶种；薄化所述鳍片晶种；在所述多个鳍片晶种之间形成隔离区以隔离所述多个鳍片晶种；在所述鳍片晶种和所述隔离区上交替形成多个锗硅层和硅层；进行化学机械研磨处理以露出所述鳍片晶种；除去所述锗硅层。

权利要求

1.一种在体硅上形成高密度鳍型场效应晶体管的方法，包括：在体硅上形成多个鳍片晶种；

薄化所述鳍片晶种；

在所述多个鳍片晶种之间形成隔离区以隔离所述多个鳍片晶种；

在所述鳍片晶种和所述隔离区上交替形成多个锗硅层和硅层；

进行化学机械研磨处理以露出所述鳍片晶种；

除去所述锗硅层，以形成被隔离区隔离的多个鳍片。

2.根据权利要求1所述的方法，其中所述形成鳍片晶种的方法是光刻/蚀刻。

3.根据权利要求2所述的方法，其中所述薄化鳍片的方法是氧化和氧化去除，所述氧化和氧化去除的方法也用来去除所述蚀刻的瑕疵。

4.根据权利要求1所述的方法，其中在所述多个鳍片晶种中之间形成隔离区的方法包括浅沟道隔离沉积、化学机械研磨以及回蚀刻的步骤。

5.根据权利要求1所述的方法，其中交替形成多个锗硅层和硅层的方法包括多层锗硅/硅选择性外延技术。

6.根据权利要求1所述的方法，其中所述锗硅层与所述硅层的厚度比可以是任何比例。

说明书

一种鳍型场效应晶体管的制造方法

技术领域

[0001] 本发明涉及半导体器件制造领域，更具体地涉及鳍型场效应晶体管的制造方法背景技术

[0002] 鳍型场效应晶体管(FinFET)的结构包括用于沟道的很薄的垂直半导体层(鳍片(Fin))，并具有两个栅极，沟道的每一侧上各有一个，这里使用的术语“鳍片”表示用作FET的体区(body)的半导体材料。两个栅极电学地相连接，使得他们用于调制沟道。由于两个栅极非常有效地终止了漏极场线，防止在沟道的源级端受到漏极电势的影响，在这种结构中短沟道效应可以被极大地遏制。

[0003] 在先进技术节点技术中，当鳍型场效应晶体管器件的鳍片形状固定的情况下，该器件的ION性能与鳍片的密度成正比例的关系，鳍片密度与鳍片间距成反比例关系，而鳍片的间距受到半导体制造工艺中光刻分辨率的限制。

[0004] 在FinFET的制造流程中包括采用绝缘体上硅(SOI)和体硅作为衬底，在SOI衬底中，由于掩埋氧化层的存在，相邻的鳍是完全相互隔离的，不需要额外的隔离措施。在体硅衬底中，由于体硅晶片不是隔离的，锗硅/硅不仅在鳍片周围也会在鳍片之间生长，所以与采用绝缘体上硅(SOI)基片相比，硅/锗硅多层选择性外延技术(SEG)、化学机械研磨技术(CMP)或去除程序不能够直接用在体硅晶片上。

[0005] 由于存在上述问题，本领域急需一种制造具有良好ION性能的高密度鳍型场效应晶体管的方法。

发明内容

[0006] 本发明内容部分引入了一系列简化形式的概念，这将在具体实施方式部分中进行详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0007] 本发明提供了一种制造鳍型场效应晶体管的方法，从而可以在以体硅为衬底的基础上得到有高密度鳍片的鳍型场效应晶体管。为达到上述目的，本发明中的技术方案是这样实现的：

[0008] 一种在体硅上形成高密度鳍型场效应晶体管的方法，包括：

[0009] 在体硅上形成多个鳍片晶种；

[0010] 薄化所述鳍片晶种；

[0011] 在所述多个鳍片晶种之间形成隔离区以隔离所述多个鳍片晶种；

[0012] 在所述鳍片晶种和所述隔离区上交替形成多个锗硅层和硅层；

[0013] 进行化学机械研磨处理以露出所述鳍片晶种；

[0014] 除去所述锗硅层。

[0015] 其中，所述形成鳍片晶种的方法是光刻/蚀刻；所述薄化鳍片的方法是氧化和氧化去除，所述氧化和氧化去除的方法也用来去除所述蚀刻的瑕疵；在所述多个鳍片晶种中之间形成隔离区的方法包括浅沟道隔离沉积、化学机械研磨以及回蚀刻的步骤；所述的交替形成多个锗硅层和硅层方法包括多层锗硅/硅选择性外延技术；所述锗硅层与所述硅层的厚度比可以是任何比例。

[0016] 由于采用了上述技术方案，与现有技术相比，本发明具有以下优点：实现了在体硅上形成高密度鳍型场效应晶体管，并且所形成的场效应晶体管具有良好的ION性能。

附图说明

[0017] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的一个实施例及其描述，用来解释本发明的原理。在附图中，

[0018] 图1-8是本发明实施例中部分地完成的鳍型场效应晶体管的剖面图。

具体实施方式

[0019] 本发明一般地涉及半导体器件，更具体地涉及FinFET元件和制造FinFET元件(例如，器件或器件的部分)的方法。然而，可以理解的是，本发明提供了具体的实施例作为例子以教导较广的发明构思，本领域技术人员能够容易地将本发明的教导应用于其他方法和设备。另外，可以理解的是，本发明中讨论的方法和设备包括一些传统的结构和/或工艺。因为这些结构和工艺是本领域所公知的，所以仅在一般级别的细节进行了讨论。另外，为了方便和示例的目的，在附图中重复使用参考符号，这样的重复不指示附图中的特征或步骤的任何必需的组合。在本发明中采用的术语FinFET器件，包括任何鳍基、多栅晶体管。FinFET元件可以包括FinFET器件(如晶体管)或其任何部分(如鳍)。另外，虽然以下实施例中所描述为基于Si的FinFET元件，但是本领域技术人员将认识到本发明可以应用于其他化学组分的FinFET。

[0020] 接下来，将结合附图更加完整地描述本发明，附图中示出作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。自始至终相同附图标记表示相同的元件。本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

[0021] 应当说明的是，在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。并且，由于例如制造技术和/或容差，导致所示形状变化。因此，本发明的实施例不应当局限于在此所示的区的特定大小形状，而是包括由于例如制造导致的形状偏差。

[0022] 首先，提供含硅(Si)半导体基底100，所述含硅半导体衬底指至少含有硅的任何半导体材料。可以用作衬底的含硅(Si)半导体材料的例证性例子包括：Si、SiGe、SiC、SiGeC，但不限于此。图1示出本发明一优选的实施例中使用的基底硅100，该基底为体硅(bulk silicon)。

[0023] 接着，在所述半导体基底上形成多个鳍片晶种101。所述形成鳍片的方法可采用刻蚀或光刻成型(litho patterning)等工艺。参照图2，即在所述半导体基底上形成鳍片晶种101。所述光刻成型的工艺可以包括在衬底上形成光致抗蚀剂层(抗蚀剂层)(如，硅层100上)曝光抗蚀剂到构图上，进行曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。然后掩模元件可以用于将鳍刻蚀到硅层中。所述鳍可以使用活性离子刻蚀(RIE)和/或其他适合的工艺刻蚀。在一个实施例中，鳍通过双构图光刻(DPL)工艺形成，所述双构图光刻(DPL)为通过将构图分为两个交错的构图而在衬底上构造构图。可以使用的不同的所述DPL方法包括双曝光，形成临近结构的衬垫，移除结构以提供衬垫，移除结构以提供衬垫的构图，抗蚀剂冷冻和/或其他适合的工艺。

[0024] 接着，通过工艺步骤薄化所述鳍片晶种。

[0025] 参照图3，所述工艺步骤包括氧化和氧化去除步骤。所述氧化可以是通过利用氨水(NH4OH)等来进行，也可以是通过高温干氧或湿氧氧化生成。所述氧化和氧化去除的方法也用来去除所述蚀刻的瑕疵。

[0026] 接下来，使用浅沟道隔离区沉积(STI dep)、平坦化(planarization)方法以及回刻(etch back)等技术来在所述多个鳍片之间形成隔离区以隔离鳍片。参照图4，首先，所述浅沟槽隔离区沉积(STI dep)的步骤可以包括：在衬底上沉积隔离材料110，所述隔离材料可以为氧化物，沉积所述隔离材料的方法采用本领域常用的各种沉积方法，例如HDCVD等。接着进行平坦化和回刻工艺以露出所述鳍片。所述平坦化(planarization)方法可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨平坦化(CMP)方法。优选的使用化学机械研磨平坦化(CMP)方法。所述化学机械研磨平坦化(CMP)方法可以通过在固定式研磨粒化学机械抛光(fixed abrasive CMP，FACMP)机台上进行，先将待平坦层置于具有较粗抛光颗粒的抛光盘上，进行初步的抛光，然后再将此待平坦层置于另一个具有较细抛光颗粒的抛光盘进行进一步的抛光。所述化学机械研磨平坦化(CMP)方法也可以通过采用非固定式研磨粒化学机械抛光机台结合固定式研磨粒化学机械抛光机台来进行化学机械抛光，即先利用固定式研磨粒化学机械抛光台快速地将抛光层进行初步的抛光，再利用固定式研磨粒化学机械抛光机台进行更进一步的抛光。所述回蚀刻(etch back)采用本领域公知的各种回刻工艺，在这里就不一一赘述了。

[0027] 然后参照图6和图7，在所述鳍片和隔离区上沉积多个包括硅的层，所述层可以包括在鳍上生长的外延层。外延层可以通过CMOS兼容外延工艺生长。外延工艺可以包括化学汽相淀积(CVD)技术如汽相外延(VPE)和/或本领域公知的其他适合的工艺。外延工艺可以使用前冲气体(或液体)，其与鳍的成分(如硅)反应。优选地，使用多层锗硅/硅选择性外延技术(multi-layer SiGe/Si SEG)。所述多层锗硅/硅选择性外延技术(multi-layer SiGe/Si SEG)可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1-100，温度为500-1000摄氏度的工艺条件下进行的。在一个实施例中，通过以上步骤形成多个交替的锗硅层和硅层。

[0028] 然后，用平坦化(planarization)方法来实现所述鳍片晶种的曝露。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化(CMP)方法。

[0029] 最后，参照图8，把锗硅层去除，便得到了较高密度的鳍片，后续采用标准FinFET工艺完成晶体管制备，从而实现器件宽度一定的情况下，所述鳍型场效应晶体管有较高的ION性能。

[0030] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由所附的权利要求书及其等效范围所界定。