相变存储器及其制造方法

摘要

一种相变存储器及其制造方法，所述制造方法包括：形成半导体基底；在半导体基底上形成第一介质层；图形化第一介质层，形成与浅沟槽隔离区平行条形介质层，条形介质层之间形成露出部分选通二极管的开口；在条形介质层上、开口的侧壁上以及开口的底部覆盖导电层；图形化导电层，使位于开口底部的剩余导电层至少露出其下方的浅沟槽隔离区，还使剩余导电层至少露出深沟槽隔离区；向开口中填充介质材料，直至填满开口，形成第二介质层；通过平坦化工艺去除条形介质层上的导电层，使第一介质层、第二介质层和开口侧壁上的导电层齐平；在开口侧壁上的导电层上形成相变材料层。本发明可以简化相变存储器的结构和制造工艺。

权利要求

1.一种相变存储器的制造方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、形成于所述衬底上的多条平行排布的深沟槽隔离区、多条与所述深沟槽隔离区垂直的浅沟槽隔离区以及位于深沟槽隔离区和浅沟槽隔离区之间的选通二极管；

在所述半导体基底上形成第一介质层；

图形化所述第一介质层，形成与所述浅沟槽隔离区平行的条形介质层，所述条形介质层间形成有露出浅沟槽隔离区之间的部分选通二极管的开口；

在所述条形介质层上、所述开口的侧壁上以及所述开口的底部沉积导电材料，形成导电层；

图形化所述导电层，去除远离条形介质层的、位于开口底部的部分导电材料，使位于开口底部的剩余导电层至少露出开口下方的浅沟槽隔离区，还去除深沟槽隔离区上的部分导电层，使剩余导电层至少露出深沟槽隔离区；

向开口中填充介质材料，直至填满所述开口，形成第二介质层；

通过平坦化工艺去除条形介质层上的导电层，使所述第一介质层、第二介质层和所述开口侧壁上的导电层齐平；

在所述开口侧壁上的导电层上形成相变材料层。

2.如权利要求1所述的相变存储器的制造方法，其特征在于，所述第一介质层的材料为氧化硅，通过化学气相沉积的方式形成所述氧化硅。

3.如权利要求1所述的相变存储器的制造方法，其特征在于，所述第一介质层的厚度在 的范围内。

4.如权利要求1所述的相变存储器的制造方法，其特征在于，图形化所述第一介质层形成条形介质层的步骤包括：图形化所述第一介质层，使形成的条形介质层露出浅沟槽隔离区之间的、在深沟槽隔离区延伸方向上的选通二极管的一半。

5.如权利要求1所述的相变存储器的制造方法，其特征在于，在所述条形介质层上、所述开口的侧壁上以及所述开口的底部沉积导电材料，形成导电层的步骤中，所述导电材料为氮化钛。

6.如权利要求5所述的相变存储器的制造方法，其特征在于，所述导电层的侧壁厚度小于10nm。

7.如权利要求1所述的相变存储器的制造方法，其特征在于，图形化所述导电层步骤包括：向所述开口中填充第一硬掩模材料，直至填满所述开口，形成第一硬掩模层；

在所述第一硬掩模层上形成第二硬掩模层；

图形化所述第二硬掩模层，形成第二硬掩模图形；

以所述第二硬掩模图形为掩模图形化所述第一硬掩模层，形成第一硬掩模图形；

以所述第一硬掩模图形为掩模图形化所述导电层。

8.如权利要求1所述的相变存储器的制造方法，其特征在于，在图形化所述导电层步骤之后，形成第二介质层的步骤之前，还包括：在条形介质层的导电层上、开口侧壁的导电层上以及所述开口的底部形成停止层。

9.如权利要求8所述的相变存储器的制造方法，其特征在于，所述通过平坦化工艺去除条形介质层上的导电层，使所述第一介质层、第二介质层和所述开口侧壁上的导电层齐平的步骤包括：通过第一平坦化工艺去除部分第二介质层材料，直至露出所述停止层；

通过第二平坦化工艺去除条形介质层上的导电层，使所述第一介质层、第二介质层、停止层和所述开口侧壁上的导电层齐平。

说明书

相变存储器及其制造方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种相变存储器及其制造方法。

背景技术

[0002] 相变存储器(Phase Change Memory，PCM)作为一种新兴的非易失性存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性。

[0003] 美国专利US6531373即公开了一种相变存储器结构，如图1所示，所述相变存储器的每一存储单元101中均包含有串联连接的相变电阻102与选通二极管103。在对所述相变存储器进行写入操作时，对应于某一待选存储单元101的位线104与字线105上形成了较大的电势差，所述电势差使得选通二极管103正向导通，进而在相变电阻102上形成较大的写入电流，所述写入电流使得相变电阻102状态发生变化，数据也得以记录。

[0004] 通常的，所述相变存储器阵列中不同存储单元通过深沟槽隔离区(deep trench isolation)与浅沟槽隔离区(shallow trench isolation)进行隔离。图2是相变存储器的俯视示意图，如图2所示，所述相变存储器包含有多个嵌入衬底内的深沟槽隔离区201，且所述多个深沟槽隔离区201相互平行；而所述浅沟槽隔离区203的延展方向与深沟槽隔离区201相垂直。所述相互垂直的深沟槽隔离区201与浅沟槽隔离区203将衬底划分为相互绝缘的网格状区域，而每一网格即对应了一个存储单元。

[0005] 结合参考图3，示出了图2所示相变存储器一实施例的侧面示意图，所述图3的左侧示出沿X方向的侧面示意图，图3右侧示出了沿Y方向的侧面示意图。所述相变存储器包括：嵌入至部分衬底300中的深沟槽隔离区201，深度至少超过选通二极管303的浅沟槽隔离区203，深沟槽隔离区201和浅沟槽隔离区203围成的区域包括由N型掺杂层和P型掺杂层构成的选通二极管303，所述选通二极管303上设置有连接插塞304以及位于所述连接插塞304上的互连结构305，所述连接插塞304和所述互连结构305用于实现选通二极管303与相变材料306之间的电连接。图3所述相变存储器的结构比较复杂，制造方法不够简洁。

发明内容

[0006] 本发明解决的技术问题是简化相变存储器的结构和制造工艺。

[0007] 为了解决上述问题，本发明一种相变存储器的制造方法，包括：形成半导体基底，所述半导体基底包括衬底、形成于所述衬底上的多条平行排布的深沟槽隔离区、多条与所述深沟槽隔离区垂直的浅沟槽隔离区以及位于深沟槽隔离区和浅沟槽隔离区之间的选通二极管；在所述半导体基底上形成第一介质层；图形化所述第一介质层，形成与所述浅沟槽隔离区平行的条形介质层，所述条形介质层间形成有露出浅沟槽隔离区之间的部分选通二极管的开口；在所述条形介质层上、所述开口的侧壁上以及所述开口的底部沉积导电材料，形成导电层；图形化所述导电层，去除远离条形介质层的、位于开口底部的部分导电材料，使位于开口底部的剩余导电层至少露出开口下方的浅沟槽隔离区，还去除深沟槽隔离区上的部分导电层，使剩余导电层至少露出深沟槽隔离区；向开口中填充介质材料，直至填满所述开口，形成第二介质层；通过平坦化工艺去除条形介质层上的导电层，使所述第一介质层、第二介质层和所述开口侧壁上的导电层齐平；在所述开口侧壁上的导电层上形成相变材料层。

[0008] 可选地，所述第一介质层的材料为氧化硅，通过化学气相沉积的方式形成所述氧化硅。

[0009] 可选地，所述第一介质层的厚度在 的范围内。

[0010] 可选地，图形化所述第一介质层形成条形介质层的步骤包括：图形化所述第一介质层，使形成的条形介质层露出浅沟槽隔离区之间的、在深沟槽隔离区延伸方向上的选通二极管的一半。

[0011] 可选地，在所述条形介质层上、所述开口的侧壁上以及所述开口的底部沉积导电材料，形成导电层的步骤中，所述导电材料为氮化钛。

[0012] 可选地，所述导电层的侧壁厚度小于10nm。

[0013] 可选地，图形化所述导电层步骤包括：向所述开口中填充第一硬掩模材料，直至填满所述开口，形成第一硬掩模层；在所述第一硬掩模层上形成第二硬掩模层；图形化所述第二硬掩模层，形成第二硬掩模图形；以所述第二硬掩模图形为掩模图形化所述第一硬掩模层，形成第一硬掩模图形；以所述第一硬掩模图形为掩模图形化所述导电层。

[0014] 可选地，在图形化所述导电层步骤之后，形成第二介质层的步骤之前，还包括：在条形介质层的导电层上、开口侧壁的导电层上以及所述开口的底部形成停止层。

[0015] 可选地，所述通过平坦化工艺去除条形介质层上的导电层，使所述第一介质层、第二介质层和所述开口侧壁上的导电层齐平的步骤包括：通过第一平坦化工艺去除部分第二介质层材料，直至露出所述停止层；通过第二平坦化工艺去除条形介质层上的导电层，使所述第一介质层、第二介质层、停止层和所述开口侧壁上的导电层齐平。

[0016] 相应地，本发明还提供一种相变存储器，包括：衬底；形成于所述衬底上的多条平行排布的深沟槽隔离区、多条与所述深沟槽隔离区垂直的浅沟槽隔离区以及位于深沟槽隔离区和浅沟槽隔离区之间的选通二极管；位于浅沟槽隔离区、深沟槽隔离区、所述选通二极管上的介质层，所述介质层中设置有位于所述选通二极管上的互连件，所述互连件为横截面为“L”型的片状结构，所述“L”型的片状结构沿浅沟槽隔离区的方向延伸；位于介质层上与所述互连件相连的相变材料层。

[0017] 可选地，所述互连件的材料为氮化钛。

[0018] 可选地，所述介质层的材料为氧化硅。

[0019] 与现有技术相比，本发明具有以下优点：

[0020] 本发明提供的相变存储器的制造方法中，只要在选通二极管上形成用于实现选通二极管和互连件电连接的互连件即可，无需再形成连接插塞，也无需形成用于使连接插塞绝缘的介质层，制造工艺较为简单。

[0021] 本发明提供的相变存储器中，只要通过所述互连件就可以实现选通二极管，无需再借助于连接插塞用于实现选通二极管和相变材料层的电连接，结构较为简单。

附图说明

[0022] 图1是现有技术相变存储器的等效电路示意图；

[0023] 图2是现有技术相变存储器一实施例的俯视图；

[0024] 图3是现有技术相变存储器一实施例的侧面示意图；

[0025] 图4是本发明相变存储器一实施方式的流程示意图；

[0026] 图5至图17是本发明相变存储器制造方法一实施例形成的相变存储器的示意图。

具体实施方式

[0027] 在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

[0028] 其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

[0029] 为了解决现有技术的问题，本发明提供一种相变存储器的制造方法，参考图4，示出了本发明相变存储器制造方法一实施方式的流程示意图，本发明相变存储器的制造方法大致包括以下步骤：

[0030] 步骤S1，形成半导体基底，所述半导体基底包括衬底、形成于所述衬底上的多条平行排布的深沟槽隔离区、多条与所述深沟槽隔离区垂直的浅沟槽隔离区以及位于深沟槽隔离区和浅沟槽隔离区之间的选通二极管；

[0031] 步骤S2，在所述半导体基底上形成第一介质层；

[0032] 步骤S3，图形化所述第一介质层，形成与所述浅沟槽隔离区平行的条形介质层，所述条形介质层露出浅沟槽隔离区之间的部分选通二极管，条形介质层之间形成开口；

[0033] 步骤S4，在所述条形介质层上、所述开口的侧壁上以及所述开口的底部沉积导电材料，形成导电层；

[0034] 步骤S5，图形化所述导电层，去除远离条形介质层的、位于开口底部的部分导电材料，使位于开口底部的剩余导电层至少露出开口下方的浅沟槽隔离区，还去除深沟槽隔离区上的部分导电层，使剩余导电层至少露出深沟槽隔离区；

[0035] 步骤S6，向开口中填充介质材料，直至填满所述开口，形成第二介质层；

[0036] 步骤S7，通过平坦化工艺去除条形介质层上的导电层，使所述第一介质层、第二介质层和所述开口侧壁上的导电层齐平；

[0037] 步骤S8，在所述开口侧壁上的导电层上形成相变材料层。

[0038] 下面结合附图和具体实施例对本发明技术方案做进一步说明。

[0039] 本实施例相变存储器的制造方法中，在形成存储单元阵列的过程中形成位于所述存储单元阵列周围的电路单元，所述电路单元用于向所述存储单元阵列提供选通二极管的开关信号，但是本发明对此不做限制。

[0040] 需要说明的是，为了附图能更准确地示意出相变存储器的制造步骤。图5至图6、图8至图10、图12至图17的每张图中从左至右分别示出了存储单元阵列沿浅沟槽隔离区、沿深沟槽隔离区和电路单元的侧面示意图。

[0041] 执行步骤S1，形成半导体基底，具体地，包括：提供衬底、在衬底上形成多条平行排布的深沟槽隔离区、多条与所述深沟槽隔离区垂直的浅沟槽隔离区以及位于深沟槽隔离区和浅沟槽隔离区之间的选通二极管。本实施例中形成所述半导体基底的方法与现有技术相同，在此不在赘述。

[0042] 如图5所示，执行步骤S2，在所述半导体基底上形成第一介质层505，所述第一介质层505覆盖于半导体基底的深沟槽隔离区501、浅沟槽隔离区502和选通二极管503上，所述第一介质层505还覆盖于电路单元中的晶体管504上。

[0043] 所述第一介质层505用于绝缘，本实施例中，所述第一介质层505的材料为氧化硅，通过化学气相沉积的方法形成。

[0044] 所述第一介质层505的厚度与后续形成的导电层的高度相关，本实施例中，所述第一介质层505的厚度在 的范围内。

[0045] 请继续参考图5，在较佳实施例中，在形成半导体基底之后，在形成第一介质层505之前，还会在半导体基底上形成硅化物保护层520(Salicide Block，SAB)，所述硅化物保护层520用于防止硅化，并防止源漏区表面的掺杂离子析出。

[0046] 结合参考图6和图7，分别示出了本实施例的侧面示意图和俯视图。执行步骤S3，在所述第一介质层505上形成第一光刻胶图形506，所述第一光刻胶图形506包括沿浅沟槽隔离区502方向延伸的条形光刻胶图形。

[0047] 本实施例中，所述条形光刻胶图形在深沟槽隔离区501延伸方向上的宽度与单个存储单元在该方向上的尺寸相当，所述条形光刻胶图形位于浅沟槽隔离区502的正上方，这样，所述条形光刻胶图形可以露出其下方的浅沟槽隔离区502相邻的选通二极管503在深沟槽隔离区501延伸方向上的一半。

[0048] 此外，所述第一光刻胶图形506还覆盖于电路单元上，用于保护所述电路单元不受后续刻蚀的损坏。

[0049] 如图8所示，继续执行S3，以所述第一光刻胶图形506为掩模，去除所述第一光刻胶图形506露出的第一介质层505，形成与所述浅沟槽隔离区502平行的条形介质层507。本实施例中，所述条形介质层507露出浅沟槽隔离区502之间、在深沟槽隔离区501延伸方向上的选通二极管503的一半，也就是说，所述条形介质层507的侧壁位于浅沟槽隔离区
502之间的选通二极管503的中心位置处。

[0050] 需要说明的是，本实施例中，所述条形介质层507在深沟槽隔离区501延伸方向上的宽度与单个存储单元在该方向上的尺寸相当，并且所述条形介质层507位于浅沟槽隔离结构502的正上方，所述条形介质层507可以为所述浅沟槽隔离区502相邻的两个选通二极管503(图8中只示意了一个选通二极管503)提供两个侧壁，所述两个侧壁位于所述浅沟槽隔离区502之间的选通二极管503的中心位置处，以便于在相邻选通二极管503上形成沿浅沟槽隔离区502延伸方向镜面对称的导电层，但是本发明对此不做限制。

[0051] 相邻的条形介质层507之间形成开口508。

[0052] 如图9所示，执行步骤S4，在所述条形介质层507上、所述开口508的侧壁上以及所述开口508的底部沉积导电材料，形成导电层509。

[0053] 其中，沉积在所述开口508侧壁以及底部的导电层509在后续用于形成互连件，由于条形介质层507的厚度在 的范围内，从而使沉积在所述开口508的侧壁上的导电层509的高度在 的范围内。

[0054] 本实施例中相变存储器的制造方法中还在电路单元上沉积导电材料，形成导电层509。

[0055] 具体地，所述导电层509的材料为氮化钛，通过化学气相沉积或者物理气相沉积的方式形成所述导电层509。需要说明的是，导电层509的侧壁厚度越厚容易增大导电层509与相变材料层的接触面积，从而造成功耗的增加，因此优选地，所述导电层509的侧壁厚度小于10nm的范围内。但是本发明对导电层509的材料及其形成方法不做限制。

[0056] 结合参考图10～图13，执行步骤S5，图形化所述导电层509的步骤包括：

[0057] 向所述开口508中填充第一硬掩模材料，直至填满所述开口，形成第一硬掩模层510；

[0058] 在所述第一硬掩模层510上形成第二硬掩模层511；

[0059] 在所述第二硬掩模层511上形成第二光刻胶图形512，以所述第二光刻胶图形512为掩模图形化所述第二硬掩模层511形成第二硬掩模图形；

[0060] 以所述第二硬掩模图形为掩模图形化所述第一硬掩模层510，形成第一硬掩模图形；

[0061] 以所述第一硬掩模图形为掩模图形化所述导电层509。

[0062] 其中，第一硬掩模层510的材料为有机物，第二硬掩模层511的材料为氧化硅。通过两层硬掩模图形图形化所述导电层509，可以达到蚀刻尺寸要求以及增大工艺窗口。

[0063] 本实施例中，所述第二光刻胶图形512为方形光刻胶图形，所述方形光刻胶图形位于深沟槽隔离区501之间，且露出两侧的深沟槽隔离区501，优选地，所述方形光刻胶图形位于深沟槽隔离区501间的中心位置处，在深沟槽隔离区501延伸的方向上，所述第二光刻胶图形512在条形介质层507上的投影覆盖于所述条形介质层507上，所述第二光刻胶层图形512在其下方开口508底部的浅沟槽隔离区502上的投影露出所述开口508底部的浅沟槽隔离区502。

[0064] 以所述第二光刻胶图形512图形化所述导电层509，在深沟槽隔离区501的方向上，可以去除远离条形介质层507的、位于开口508底部的部分导电材料，使位于开口508底部的剩余导电层513至少露出开口508下方的浅沟槽隔离区502；在浅沟槽隔离区502延伸方向上，还可以去除深沟槽隔离区501上的部分导电层，使剩余导电层513至少露出深沟槽隔离区501。

[0065] 本实施例中，图形化导电层509的过程中，还去除了电路单元上的导电层509。电路单元中的晶体管504通过其他材料的电极实现电连接。

[0066] 如图14所示，执行步骤S6，在条形介质层507上的剩余导电层513上、开口侧壁的剩余导电层513上以及所述开口508的底部沉积形成停止层514。所述停止层514用作后续平坦化工艺的停止层。具体地，所述停止层514的材料为氮化硅，可以通过化学气相沉积方式形成所述停止层514。

[0067] 需要说明的是，除了在存储单元上形成停止层514外，还在电路单元上形成停止层514。

[0068] 结合参考图15，继续执行步骤S6，向开口508中填充介质材料，直至填满所述开口508，形成第二介质层515；

[0069] 除此之外，在电路单元上也形成第二介质层515。在电路单元上形成的第二介质层515和所述停止层514，可以保护所述电路单元不在后续平坦化工艺中受到抛光液的腐蚀。

[0070] 本实施例中，所述第二介质层515的材料与条形介质层507的材料相同，均为氧化硅，但是本发明对此不做限制。

[0071] 具体地，通过化学气相沉积方法形成材料的第二介质层515。

[0072] 如图16所示，执行步骤S7，通过平坦化工艺去除条形介质层507上的剩余导电层513。

[0073] 所述平坦化工艺还用于去除电路单元上所形成的停止层514和第二介质层515。

[0074] 本实施例中，由于剩余导电层513上、开口侧壁的剩余导电层513上以及所述开口508的底部形成有停止层514，具体地，所述平坦化工艺包括以下分步骤：

[0075] 通过第一平坦化工艺去除部分第二介质层515材料，直至露出所述停止层514；

[0076] 通过第二平坦化工艺去除条形介质层507上的停止层514及剩余导电层513，使所述条形介质层507、第二介质层515、停止层514和所述开口侧壁上的剩余导电层513齐平。

[0077] 由于第二介质层515厚度较厚，在第一平坦化工艺可以采用对第二介质层515去除速率较大的平坦化工艺，以加快处理速度，由于停止层514的存在，所述去除速率较大的平坦化工艺不会对所述剩余导电层513造成较大的损伤。

[0078] 在第二平坦化工艺中可以采用对停止层514及剩余导电层513去除速率较小的平坦化工艺，位于条形介质层507上的剩余导电层513的厚度较小，采用去除速率小的平坦化工艺可以防止平坦化工艺对所述剩余导电层513造成较大的损伤。

[0079] 如图17所示，执行步骤S8，在所述开口508侧壁上的剩余导电层513上形成相变材料层516，所述剩余导电层513与位于其下方的选通二极管503、位于其上方的相变材料层516均相接触，可以使选通二极管503、相变材料层516实现电连接，所述剩余导电层513为选通二极管503、相变材料层516之间的互连件。

[0080] 具体地，剩余导电层513为沿深沟槽隔离区501方向延伸的、沿浅沟槽隔离区502的横截面呈“L”型的片状(blade)结构，所述“L”型的片状结构与位于其下方的选通二极管503具有较大的接触面积可以实现良好的接触，所述“L”型的片状结构的上方与相变材料层516相接触，接触面积较小，可以减小功耗。

[0081] 本发明提供的相变存储器的制造方法中，只要在选通二极管上形成互连件即可，无需形成连接插塞，也无需形成用于使连接插塞绝缘的介质层，制造工艺较为简单。

[0082] 相应地，本发明还提供一种相变存储器，结合参考图17，示出了本发明相变存储器一实施例的侧面示意图。所述相变存储器包括：

[0083] 衬底；

[0084] 形成于所述衬底上的多条平行排布的深沟槽隔离区501、多条与所述深沟槽隔离区垂直的浅沟槽隔离区502以及位于深沟槽隔离区501和浅沟槽隔离区502之间的选通二极管503；

[0085] 位于浅沟槽隔离区502、深沟槽隔离区501、所述选通二极管503上的介质层，所述介质层中设置有位于所述选通二极管503上的互连件，所述互连件为横截面为“L”型的片状结构，所述“L”型的片状结构沿浅沟槽隔离区502的方向延伸；位于介质层上与所述互连件相连的相变材料层516。

[0086] 所述“L”型的片状结构与位于其下方的选通二极管503具有较大的接触面积可以实现良好的接触，所述“L”型的片状结构的上方与相变材料层516相接触，接触面积较小，可以减小功耗。

[0087] 具体地，所述互连件的材料为氮化钛，所述介质层的材料为氧化硅。但是本发明对此不做限制。

[0088] 本发明提供的相变存储器中，只要通过所述互连件就可以实现选通二极管，无需再借助于连接插塞用于实现选通二极管和相变材料层的电连接，也无需再设置用于使连接插塞绝缘的绝缘层，结构较为简单。

[0089] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。