本发明涉及一种用于例如模拟前端（AFE）的电荷泵（409），其和对光信号采样的采样器（419）共享驱动器逻辑组件（401）的单个时钟，所述采样器（419）包括黑采样器（420）；视频采样器440）；以及模拟-数字转换器（430）。单个时钟406）提供用于电荷泵逻辑组件（405）和采样逻辑组件（407）两者的时钟信号，这两者进而为系统（400）的其他组件提供时钟信号。
被耦接到并向下列a)和b)提供时钟信号的单个时钟，其中所述a)是被耦接到所述电荷泵的电荷泵逻辑组件；以及b)是被耦接到对所述光信号采样的所述采样器的采样逻辑组件，其中
(i)在第二时钟信号上升之前，第一时钟信号上升三个时钟周期；
(iii)在所述第一时钟信号下降之前，所述第二时钟信号下降五个时钟周期；以及(iv)所述第一时钟信号在十七个时钟周期为低，然后上升，其中，所述第一时钟信号和所述第二时钟信号的时序关系中的至少一些被配置在至少第一电荷泵状态机和第一采样状态机中，以及嵌入在所述采样逻辑组件中的第二采样状态机能够实施和生成黑采样时钟信号、视频采样时钟信号和所述第二时钟信号。
2.根据权利要求1所述的装置，其中所述单个时钟、所述电荷泵逻辑组件、所述电荷泵、所述采样逻辑组件以及对所述光信号采样的所述采样器被集成在单个芯片内，并且共享公共电接地。
3.根据权利要求1所述的装置，其中所述电荷泵是倍压器。
4.根据权利要求1所述的装置，其中对所述光信号采样的所述采样器使用相关的双采样，其包括使用所述视频采样器和所述黑采样器。
5.根据权利要求1所述的装置，其中所述单个时钟促使至少五个时钟信号的生成：a)从所述电荷泵逻辑组件到所述电荷泵的第一栅极的所述第一时钟信号；b)从所述电荷泵逻辑组件到所述电荷泵的第二栅极的所述第二时钟信号；c)从所述采样逻辑组件到所述黑采样器的所述黑采样时钟信号；d)从所述采样逻辑组件到所述视频采样器的所述视频采样时钟信号；以及e)从所述采样逻辑组件到所述ADC的ADC时钟信号。
6.根据权利要求5所述的装置，其中a)在所述黑采样时钟信号的下降沿之后的多个时钟周期后，所述ADC时钟信号的上升沿出现；以及b)在所述视频采样时钟信号的下降沿之后的多个时钟周期后，所述ADC时钟信号的下降沿出现。
7.根据权利要求6所述的装置，其中c)所述第一时钟信号的上升沿和所述视频采样时钟信号的上升沿对齐；以及d)所述第二时钟信号的下降沿和所述视频采样时钟信号的所述上升沿对齐。
8.根据权利要求1所述的装置，其中对所述光信号采样的所述采样器使用相关的双采样，所述双采样包括使用所述黑采样器和所述视频采样器。
a)电荷泵逻辑组件，所述电荷泵逻辑组件：通过第一时钟信号线耦接到所述第一栅极；
通过第二时钟信号线耦接到所述第二栅极，通过第三时钟信号线耦接到所述第三栅极；以及通过第四时钟信号线耦接到所述第四栅极；以及b)被耦接到对所述光信号采样的所述采样器的采样逻辑组件；以及其中，所述第一时钟信号线的第一时钟信号的上升沿和所述第二时钟信号线的第二时钟信号的下降沿各自与被耦接到所述ADC的ADC线的模拟-数字时钟信号的下降沿对齐，其中，所述第一时钟信号、所述第二时钟信号和所述模拟-数字时钟信号的时序关系中的至少一些被配置在至少第一电荷泵状态机和第一采样状态机中，并且嵌入在所述采样逻辑组件中的第二采样状态机能够实施和生成黑采样时钟信号、视频采样时钟信号和所述第二时钟信号。
10.根据权利要求9所述的系统，其中所述单个时钟、所述采样逻辑组件、对所述光信号采样的所述采样器、所述电荷泵逻辑组件和所述电荷泵被集成在单个芯片内，并且共享公共电接地。
11.根据权利要求9所述的系统，其中所述电荷泵是倍压器。
12.根据权利要求9所述的系统，其中所述采样器使用相关的双采样，所述相关的双采样使用所述黑采样器和所述视频采样器。
13.根据权利要求9所述的系统，其中所述ADC的模拟-数字转换被所述模拟-数字时钟信号的上升沿触发。
14.根据权利要求9所述的系统，其中在黑采样时钟信号的下降沿之后的多个时钟周期后，所述模拟-数字时钟信号的上升沿出现；并且其中在视频采样时钟信号的下降沿之后的多个时钟周期后，所述模拟-数字时钟信号的所述上升沿出现。
15.根据权利要求9所述的系统，其中所述第一时钟信号和在所述第三时钟信号线上的第三时钟信号是相同时钟信号，以及所述第三时钟信号和在所述第四时钟信号线上的第四时钟信号是相同时钟信号。
用于对光信号采样的采样器，所述采样器包括：黑采样器；
a)电荷泵逻辑组件，所述电荷泵逻辑组件：通过第一时钟线耦接到所述第一栅极，
通过第三时钟线耦接到所述第三栅极，以及通过第四时钟线耦接到所述第四栅极；
b)被耦接到对所述光信号采样的所述采样器的采样逻辑组件；以及c)所述ADC；
其中，所述第一时钟线的第一时钟信号的下降沿和所述第二时钟线的第二时钟信号的上升沿与视频采样时钟信号的上升沿对齐，其中，所述第一时钟信号、所述第二时钟信号和所述视频采样时钟信号的时序关系中的至少一些被配置在至少第一电荷泵状态机和第一采样状态机中，并且嵌入在所述采样逻辑组件中的第二采样状态机能够实施和生成黑采样时钟信号、视频采样时钟信号和所述第二时钟信号。
17.根据权利要求16所述的系统，其中所述单个时钟、所述电荷泵逻辑组件、所述电荷泵、所述采样逻辑组件以及对所述光信号采样的所述采样器被集成在单个集成芯片内，并且共享公共电接地。
18.根据权利要求16所述的系统，其中所述电荷泵是倍压器。
抑制由电荷泵引起的模拟前端噪声的装置和系统
技术领域
[0001] 本申请涉及模拟前端(“AFE”)中的噪声抑制，尤其涉及AFE中电荷泵的时钟引起的噪声抑制。
背景技术
[0002] 电荷泵可以提供驱动各个电路组件的外部电容的高上升/下降速率(例如，大约3.3伏/纳秒)轨到轨时钟信号。在常规系统中，印刷电路板(“PCB”)上避免电荷泵时钟开关噪声(尤其是通过称为“地反弹(ground bounce)”现象以及其他形式的电磁放电)电耦合到其他敏感的传感器输入端的积极接地和屏蔽设计策略是优选的。对于视频输入端、复位电平钳位(“RLC”)，模拟-数字转换器(“ADC”)参考引脚，地反弹是特别有问题的。
[0003] 然而，作为补偿考虑，成本推动型的PCB设计，例如带有耦合电荷泵的“扫描头”可以使用单一接地面。由于这样的考虑对PCB和电路的几何形状的限制，通常会阻碍性能。因此，即使电荷泵可以在电路芯片上与敏感模拟电路物理隔离，由于像通过地反弹外部电耦合的这些因素，电荷泵的开关噪声可以轻易恶化AFE的信噪比(“SNR”)。
[0004] 在一个初始实施中，当电荷泵启用时，可以发现AFE的SNR从62dB恶化到40dB。进一步调查，其涉及改变AFE采样速率，显示ADC转换数据上的噪声是电荷泵时钟与AFE采样频率之间的中间调制产品。通过观察，电荷泵时钟边缘已经被不同耦合到视频输入端，RLC信号，以及AFE参考信号，所以这个结论得到支持。
[0005] 减少电荷泵的噪声的一个途径是增加电荷泵的上升/下降时间，例如从1纳秒(“ns”)到3ns。已经发现这种增加未提供SNR的明显改善。而且，由于最低时钟的上升/下降时间取决于电荷泵的效率和导通(shoot-through)条件，因此在电路芯片上的进一步增加实际上是不可能的。
[0006] 因此，存在对使用电荷泵的AFE中噪声抑制的需要，所述噪声抑制解决与AFE和电荷泵关联的上述至少某些问题。
发明内容
[0007] 第一方面提供一种装置，其包括：电荷泵，对光信号采样的采样器，所述采样器包括：黑采样器(black sampler)；视频采样器；以及模拟-数字转换器。第一方面进一步提供单个时钟，其被耦接并提供时钟信号到：a)被耦接到电荷泵的电荷泵逻辑组件；以及b)被耦接到对光信号采样的采样器的采样器逻辑组件。
[0008] 第二方面提供一种系统，其包括：电荷泵，所述电荷泵包括：第一开关的第一栅极，第二开关的第二栅极；第三开关的第三栅极；以及第四开关的第四栅极。第二方面进一步提供对光信号采样的采样器，所述采样器包括：黑采样器；视频采样器；以及模拟-数字转换器。单个时钟被耦接到：a)通过第一时钟信号线到第一栅极，通过第二时钟信号线到第二栅极，通过第三时钟信号线到第三栅极；以及通过第四时钟信号线到第四栅极；以及b)对光信号采样的采样器。第一时钟信号线的第一时钟信号的上升沿和第二时钟信号线的第二时钟信号的下降沿，每个与被耦接到ADC的ADC线的模拟-数字时钟信号的下降沿对齐。
[0009] 第三方面提供一种系统，其包括：电荷泵，所述电荷泵包括：第一开关的第一栅极；第二开关的第二栅极；第三开关的第三栅极；以及第四开关的第四栅极。提供了用于对光信号采样的采样器，所述采样器包括：黑采样器；视频采样器；以及模拟-数字转换器。单个时钟被耦接到：a)电荷泵逻辑组件，所述电荷泵逻辑组件被耦接到：通过第一时钟线到第一栅极；通过第二时钟线到第二栅极；通过第三时钟线到第三栅极；以及通过第四时钟线到第四栅极；b)采样器；以及c)ADC。第一时钟线的第一时钟信号的下降沿；以及第二时钟线的第二时钟信号的上升沿两者都和视频采样时钟信号的上升沿对齐。
附图说明
[0010] 参考随附绘图描述例子实施例，其中：
[0011] 图1示出已有技术的重叠电荷泵信号的时序图；
[0012] 图2示出已有技术的AFE相关的双采样信号的时序图；
[0013] 图3A示出根据第一方面电荷泵时钟与视频采样上升沿对齐的时序图；
[0014] 图3B示出根据第一实施例的系统视图，所述系统包括被耦接到电荷泵的单个时钟驱动器逻辑组件，以及黑采样器，视频采样器和ADC；
[0015] 图3C示出用于图3B的电荷泵逻辑组件的电荷泵状态机的视图；
[0016] 图4示出根据第二方面电荷泵时钟与ADC时钟信号下降沿对齐的时序图；以及[0017] 图5示出使用单个逻辑组件和不使用单个逻辑组件以驱动电荷泵和AFE两者的AFE噪声性能的曲线图。
具体实施方式
[0018] 图1示出用于电荷泵的多个已有技术的重叠电荷泵时钟信号的时序图100。如图1所示，电荷泵可以由两个重叠电荷泵时钟信号支配。
[0019] 如图1所示，在一个实施例中，在操作期间，电荷泵的每个周期具有两个死区时间(dead-time)：第一死区时间110和第二死区时间120。第一死区时间110是从CLK1的上升沿115到CLK2的上升沿117的三个时钟周期，其中在所述第一死区时间110中，CLK1为高，而CLK2为低，第二死区时间120是从CLK2的下降沿125到CLK1的下降沿127的五个时钟周期，其中在所述第二死区时间120中，CLK1为高，而CLK2为低。一旦所述电荷泵被完全启用，这些已有技术的时钟信号是连续的，并且保持启用，直到所述电荷泵被禁用。
[0020] 图2示出已有技术的AFE相关的双采样信号的时序图200。已有技术AFE使用AFE状态机(未示出)控制三个时钟信号：黑采样时钟信号210，视频采样时钟信号220，以及ADF采样时钟信号230。黑采样时钟信号210和视频采样时钟信号220用于给定光信号的相关双采样(“CDS”)。
[0021] 图3A示出根据第一方面电荷泵时钟与视频采样上升沿对齐的时序图300。
[0022] 在时序图300中，通过CCD采样的使用，黑采样时钟信号的下降沿310和视频采样时钟信号的下降沿320、325被用于对黑信号电平与视频信号电平之间的差异采样。这种差异作为模拟输入信号被施加给ADC(未示出)，以及接着生成数字转换数据。在时序图300中，为了改善AFE性能，所述时序使得电荷泵的开关噪声在被采样光信号的读数上被抑制，尤其是在黑采样时钟信号的下降沿310和视频采样时钟信号的下降沿320、325上的读数或接近黑采样时钟信号的下降沿310和视频采样时钟信号的下降沿320、325的读数。
[0023] 在时序图300中，在模拟-数字时钟信号(“AD2CLK”)的上升沿305、307后，发生模拟-数字转换。在黑采样的下降沿310、315之后多个时钟周期后，A2DCLK的上升沿305、307出现。而且如图3B所示，在A2DCLK的下降沿360、365之前多个时钟周期前，视频采样时钟信号的下降沿320、325出现。在黑采样的下降沿310、315出现后，ADC执行由A2DCLK的上升沿305、307触发的模拟-数字转换。将在下面描述的，例如在系统400的采样逻辑组件405中使用的第一采样状态机可以实施和生成时序图300的黑采样信号、AD2CLK以及视频采样信号。
[0024] 在进一步的实施例中，时钟1信号(“CLK1”)的上升沿330和时钟2信号(“CLK2”)的下降沿340分别与视频采样时钟信号的上升沿350、355对齐。需要注意的是，在某些实施中，“对齐”可以被定义为在对齐的时钟信号的边沿转换之间已经出现的一个时钟周期。在一个实施例中，将在下面讨论的电荷泵时钟状态机，例如图3C的状态机500与实施时序图300的电荷泵时钟信号的第一采样状态机一起使用。
[0025] 时序图300的实施是有利的，因为它提供对黑电平箝位精度十分重要的黑采样的基本宽度。时序图300可以为黑采样时钟信号310的下降沿提供广泛范围的可编程性。
[0026] 以灰色标记的区域370、375指示实验观察时间段，由于电荷泵切换，敏感信号在所述实验观察时间段中响铃或闭环(ring)。在这些时间段期间，黑采样和视频采样应当被限制。这种限制的可能缺陷是，在一个实施例中，视频采样不比两个时钟周期宽。然而，在典型的AFE实施中，对于视频信号采样，视频时钟信号的下降沿320比视频时钟信号的上升沿350更加重要。一般来说，第一时序图300的实施有助于抑制AFE的前端噪声，例如在系统400中使用的。
[0027] 图3B示出系统400，其中电荷泵409和采样器419共享驱动器逻辑组件401的单个时钟406。系统400的组件可以全部共享公共电接地，并且可以被耦接或集成在单个芯片内。在一个实施例中，系统400是AFE。为了便于说明，将讨论被用于和第一时序图400组合使用的系统400。然而，系统400还可以被用于和第二时序图600组合使用。
[0028] 在系统400中，驱动器逻辑组件401包括电荷泵逻辑组件405，单个时钟406，以及采样逻辑组件407。电荷泵逻辑组件405被耦接到电荷泵409，以及采样逻辑组件407被耦接到采样器419。单个时钟406提供电荷泵逻辑组件405和采样逻辑组件407两者的时钟信号，所述电荷泵逻辑组件405和采样逻辑组件407进而为系统400的其他组件提供时钟信号。
[0029] 在电路400中，采样逻辑组件407通过黑采样时钟线421耦接到采样器419的黑采样器420，其中所述黑采样器420可以是采样电路。采样逻辑组件407也通过ADC时钟线431耦接到采样器419的ADC 430。采样逻辑组件407也通过视频时钟线441耦接到采样器419的视频采样器440。
[0030] 黑采样器420被总线425耦接到ADC 430。视频采样器440被总线435耦接到ADC 420。采样器419的ADC 430具有输出总线445。
[0031] 电荷泵逻辑组件405通过第一时钟线451被耦接到第一场效应晶体管(“FET”)411的第一栅极。电荷泵逻辑组件405通过第二时钟线452被耦接到第二FET 412的第二栅极。电荷泵逻辑组件405通过第三时钟线443被耦接到第三FET 413的第三栅极。电荷泵逻辑组件405通过第四时钟线444被耦接到第四FET 414的第四栅极。
[0032] 在一个实施例中，系统400包括扫描头AFE(Scan-head AFE)。电荷泵409通过接地被耦接到采样器419，并且电荷泵409也被用于驱动系统400的发光二极管(“LED”)(未示出)。
[0033] 在进一步实施例中，系统400的扫描头AFE包括：例如可以被用于黑采样器420和视频采样器440中或与它们一起使用的相关双采样可编程门阵列(“CDS-PGA”)；ADC 430，例如16位管线ADC；红-绿-蓝(“RGB”)LED驱动器(未示出)；电荷泵409，其可以是倍压器；以及驱动器逻辑组件410。系统400的扫描头AFE的采样速率在每秒1-4兆次采样(“MSPS”)之间是可编程的，以便支持各种扫描器系统。
[0034] 系统400的一个操作可以用时序图300解释，如下所述。驱动器逻辑组件410的电荷泵逻辑组件405和采样逻辑组件407两者生成由时序图400使用的各种时钟信号。
[0035] 黑采样时钟线421携带黑采样时钟，所述黑采样时钟包括黑采样的下降沿310。ADC时钟线431携带AD2CLK 303。视频采样线441输送视频采样时钟信号，所述视频采样时钟信号包括下降的视频边沿时钟信号320、325以及上升的视频边沿时钟信号350、355。
[0036] 在电荷泵409的启动已经完成后，第三线443的第三时钟信号(“CLK3”)具有与第一线441的CLK1信号一样的时钟图案时序，并且第四线444的第四时钟信号(“CLK4”)具有与第二线442的CLK2信号一样的信号图案。
[0037] 在进一步的实施例中，在当采样器419未被激活时，系统400可以在缺省“系统”时钟(未示出)与用于驱动电路400的单个时钟406之间无缝切换被电荷泵409使用的时钟。当AFE的方面，例如采样器419未运行时，电荷泵490初始从系统时钟(未示出)获取其时钟信号。无论何时AFE采样被启用，电荷泵409就切换到驱动器逻辑组件410的单个时钟406。作为这种布置的结果，由于如上所述电荷泵死区周期的更加有效使用，电荷泵409的效率得以增加。
[0038] 在系统400的一个实施例中，用于黑采样器420、ADC 430以及视频采样器440的三个时钟信号的每个边沿(对于总数为六个的时钟信号边沿转换)可以使用六个8位寄存器被程序化，并且利用实施在采样逻辑组件405中的第一采样状态机(未示出)，所述边沿被控制。第一采样状态机可以物理独立于电荷泵状态机，虽然状态机的各个输出之中存在时序关系，例如CLK1和CLK2信号，黑采样信号和视频采样信号。在一个实施例中，ADC转换器430的ADC转换的启动由状态机确定，例如电荷泵状态机或逻辑组件410的第一采样状态机，其依次由到逻辑组件410的输入引脚中的一个上的信号触发。
[0039] 在使用实施时序图300的各种状态机时的系统400的一个实施例中，视频采样不比单个时钟406的两个时钟周期宽。然而，通常对于视频信号采样，视频信号下降沿是重要的。
[0040] 图3C示出如上所述的状态机500的一个实施例，其中时钟信号被施加到系统400的电荷泵409的FET的栅极。状态机510和用于黑采样器420、ADC 430和视频采样器440的第一采样状态机全部被单个时钟定时，例如系统400的单个时钟406定时。在状态机500中，在系统400的启动已经完成后，FET3 413像FET2 412那样操作，以及FET4 414像FET1 411那样操作。
[0041] 状态机500可以被体现在电荷泵逻辑组件405中。
[0042] 在启动状态510中，所有FET，包括FET1 411，FET2 412，FET3 413，FET4 414都是接通的。接着，状态机500转换到状态520。
[0043] 在状态520中，FET2 412和FET3 413断开。FET1 411和FET4 414保持接通。接着，状态机500等待三个时钟周期，然后状态机500行进到状态530。
[0044] 在状态530中，所有FET，包括FET1 411，FET2 412，FET3 413，以及FET4 414都是断开的。状态机500转换到状态540。
[0045] 在状态540中，FET1 411和FET4 414接通。FET2 412和FET3 413保持断开。接着，状态机500等待5个时钟周期。接着，状态机500以循环的方式返回到状态510。
[0046] 图4示出例如还可以被用于和系统400一起使用和还可以在逻辑组件410中实施的时序图600的第二方面。在时序图600中，类似于时序图300，通过CCD采样的使用，黑采样时钟信号的下降沿610、615和视频采样时钟信号的下降沿620、625被用于对黑信号电平与视频信号电平之间的光输入信号之间的差异采样。这种差异作为模拟输入信号被施加给ADC(未示出)，以及接着生成数字转换数据。在AD2CLK的上升沿650、655后，发生模拟-数字转换。
[0047] 在时序图600中，在黑采样时钟信号的下降沿610、615之后多个时钟周期后，A2DCLK的上升沿650、655出现。而且如图4所示，在A2DCLK的下降沿660、665之前多个时钟周期前，视频采样时钟信号的下降沿620、625出现。在黑采样时钟信号的下降沿610、615出现后，在A2DCLK的上升沿650、655ADC执行模拟-数字转换。在一个实施例中，体现在采样逻辑组件405中的第二采样状态机可以实施和生成时序图600的黑采样时钟信号、视频采样时钟信号和AD2CLK。
[0048] 在进一步优选的实施例中，电荷泵时钟CLK1和CLK2也和A2DCLK的下降沿660、665对齐。在这个进一步优选的实施例中，关于A2DCLK的下降沿660、665，CLK1和CLK2的图案如下，仍然保持了三个和五个时钟周期的死区时间。在时序图600中，CLK1的上升沿630和CLK2的下降沿640分别和A2DCLK信号的下降沿660、665对齐。需要注意的是，在某些实施中，“对齐”可以被定义为在不同时钟信号的已对齐边沿之间已经出现的一个时钟周期。
[0049] 电荷泵时钟状态机，例如状态机500，可以由系统400使用以生成CLK1和CLK2。第二采样状态机可以被系统400使用，以便实施时序图600和生成黑采样时钟信号，视频采样时钟信号，以及ADC时钟信号。
[0050] 以灰色标记的区域670、675指示用于第二方面的实验观察时间段，其中由于电荷泵切换，敏感信号在所述实验观察时间段中响铃或闭环(ring)。在这些时间段期间，黑采样和视频采样应当被限制。这种限制的可能缺陷是可用于AFE性能的黑采样位置的稍微受限范围。
[0051] 图5示出使用单个时钟域710和不使用单个时钟域720的AFE噪声性能700。噪声测量结果显示，即使在电荷泵启用的时候，AFE的SNR性能已经从40dB改善到62dB。具有电荷泵单个时钟的AFE噪声性能与当电荷泵被完全禁止时候的SNR的质量同样高效。
[0052] 本申请涉及领域的技术人员应当明白，在本发明权利要求的范围内，可以对上述例子实施例做出修改，并可以实现许多其他的实施例。
