数据处理装置和数据处理方法转让专利

申请号 : CN201180066767.9

文献号 : CN103339862B

文献日 : 2017-08-22

本发明关于能够增强关于数据差错的容限的数据处理装置和数据处理方法。LDPC编码器（115）根据码长是16200位且码率是4/15、7/15或者8/15的LDPC码执行编码。LDPC编码的奇偶校验矩阵（H）通过在列方向上以每360列的周期设置奇偶校验矩阵（H）的信息矩阵的元素1而做出，信息矩阵由奇偶校验矩阵的初始值表确定，该奇偶校验矩阵初始值表每360列显示指示与信息长度对应的信息矩阵的元素1的位置，该信息长度对应于码长和码率。例如，奇偶校验矩阵初始值表用于对移动终端的数字广播。本技术可以应用于执行LDPC编码和LDPC解码时。

1.一种数据处理装置，包括：

编码器，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码为其码长是

16200位且码率是4/15的代码字，其中编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括与信息位对应的信息矩阵部分和与奇偶校验位对应的奇偶性矩阵部分，奇偶校验矩阵是M×N矩阵，信息矩阵是M×K矩阵且奇偶性矩阵是M×M矩阵，LDPC码的奇偶校验矩阵的奇偶性矩阵具有其中以步进方式排列元素1的阶梯结构，并且使用奇偶校验矩阵产生其中奇偶性矩阵具有阶梯结构的奇偶校验矩阵的LDPC码，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置的表，如下：

1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758

9181 9555 9578 9932 10068 11479 11699

514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601

10432 11011 11159 11378 11528 11598

483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108

8930 9151 9793 9876 10786 11879

1956 7572 9020 9971

13 1578 7445 8373

6805 6857 8615 11179

7983 8022 10017 11748

4939 8861 10444 11661

2278 3733 6265 10009

4494 7974 10649

8909 11030 11696

3131 9964 10480，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

360×(i-1)列向下循环移位q＝M/360而获得的列，i表示奇偶校验矩阵初始表的行数且M表示奇偶性矩阵的列数，至于奇偶校验矩阵的第1+360×(i-1)列，奇偶校验矩阵初始值表的第i行指示奇偶校验矩阵的第1+360×(i-1)列的元素1的行号，至于除了奇偶校验矩阵的第1+360×(i-1)列之外的从第2+360×(i-1)列到第360×i列的每一列，当奇偶校验矩阵初始值表的第i行第j列值、奇偶校验矩阵H的第w列的第j元素1的行号和奇偶性矩阵的列数分别表示为hi,j、Hw-j和M时，除了奇偶校验矩阵的第1+360×(i-1)列之外的第w列的元素1的行号Hw-j由等式Hw-j＝mod{hi,j+mod((w-1),360)×M/360,M}表示。

2.一种数据处理装置，包括：

编码器，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码为其码长是

16200位且码率是7/15的代码字，其中编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括与信息位对应的信息矩阵部分和与奇偶校验位对应的奇偶性矩阵部分，奇偶校验矩阵是M×N矩阵，信息矩阵是M×K矩阵且奇偶性矩阵是M×M矩阵，LDPC码的奇偶校验矩阵的奇偶性矩阵具有其中以步进方式排列元素1的阶梯结构，并且使用奇偶校验矩阵产生其中奇偶性矩阵具有阶梯结构的奇偶校验矩阵的LDPC码，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置的表，如下：

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180

7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324

6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412

6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856

7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

3.一种数据处理装置，包括：

编码器，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码为其码长是

16200位且码率是8/15的代码字，其中编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括与信息位对应的信息矩阵部分和与奇偶校验位对应的奇偶性矩阵部分，奇偶校验矩阵是M×N矩阵，信息矩阵是M×K矩阵且奇偶性矩阵是M×M矩阵，LDPC码的奇偶校验矩阵的奇偶性矩阵具有其中以步进方式排列元素1的阶梯结构，并且使用奇偶校验矩阵产生其中奇偶性矩阵具有阶梯结构的奇偶校验矩阵的LDPC码，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置的表，如下：

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999

5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994

7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029

6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762

6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208

7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

4.根据权利要求1到3中的任何一个所述的数据处理装置，进一步包括：奇偶性交织器，仅交织LDPC码的奇偶校验位。

5.根据权利要求1到3中的任何一个所述的数据处理装置，进一步包括：列扭转交织器，通过在列方向上移位的同时记录LDPC码的代码位来执行列扭转交织。

6.根据权利要求1到3中的任何一个所述的数据处理装置，其中q设置为33。

7.一种数据处理方法，包括：

编码步骤，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码为其码长是

1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758

9181 9555 9578 9932 10068 11479 11699

514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601

10432 11011 11159 11378 11528 11598

483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108

8930 9151 9793 9876 10786 11879

1956 7572 9020 9971

13 1578 7445 8373

6805 6857 8615 11179

7983 8022 10017 11748

4939 8861 10444 11661

2278 3733 6265 10009

4494 7974 10649

8909 11030 11696

3131 9964 10480，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

8.一种数据处理方法，包括：

编码步骤，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码为其码长是

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180

7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324

6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412

6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856

7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

9.一种数据处理方法，包括：

编码步骤，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵将信息位编码为其码长是

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999

5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994

7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029

6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762

6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208

7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

10.一种数据处理装置，包括：

解码器，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵解码码长是16200位且码率是

4/15的LDPC码，其中

LDPC码包括信息位和奇偶校验位，

奇偶校验矩阵包括与信息位对应的信息矩阵部分和与奇偶校验位对应的奇偶性矩阵部分，奇偶校验矩阵是M×N矩阵，信息矩阵是M×K矩阵且奇偶性矩阵是M×M矩阵，LDPC码的奇偶校验矩阵的奇偶性矩阵具有其中以步进方式排列元素1的阶梯结构，并且使用奇偶校验矩阵产生其中奇偶性矩阵具有阶梯结构的奇偶校验矩阵的LDPC码，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置的表，如下：

1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758

9181 9555 9578 9932 10068 11479 11699

514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601

10432 11011 11159 11378 11528 11598

483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108

8930 9151 9793 9876 10786 11879

1956 7572 9020 9971

13 1578 7445 8373

6805 6857 8615 11179

7983 8022 10017 11748

4939 8861 10444 11661

2278 3733 6265 10009

4494 7974 10649

8909 11030 11696

3131 9964 10480，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

11.一种数据处理装置，包括：

解码器，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵解码码长是16200位且码率是

7/15的LDPC码，其中

LDPC码包括信息位和奇偶校验位，

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180

7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324

6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412

6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856

7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

12.一种数据处理装置，包括：

解码器，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵解码码长是16200位且码率是

8/15的LDPC码，

其中，LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括与信息位对应的信息矩阵部分和与奇偶校验位对应的奇偶性矩阵部分，奇偶校验矩阵是M×N矩阵，信息矩阵是M×K矩阵且奇偶性矩阵是M×M矩阵，LDPC码的奇偶校验矩阵的奇偶性矩阵具有其中以步进方式排列元素1的阶梯结构，并且使用奇偶校验矩阵产生其中奇偶性矩阵具有阶梯结构的奇偶校验矩阵的LDPC码，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置的表，如下：

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999

5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994

7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029

6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762

6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208

7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

13.根据权利要求10到12的任一项所述的数据处理装置，其特征在于所述数据处理装置是移动终端。

14.根据权利要求10到12的任一项所述的数据处理装置，其特征在于所述数据处理装置是电视接收机。

15.一种数据处理方法，包括：

解码步骤，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵解码码长是16200位且码率是4/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，

1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758

9181 9555 9578 9932 10068 11479 11699

514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601

10432 11011 11159 11378 11528 11598

483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108

8930 9151 9793 9876 10786 11879

1956 7572 9020 9971

13 1578 7445 8373

6805 6857 8615 11179

7983 8022 10017 11748

4939 8861 10444 11661

2278 3733 6265 10009

4494 7974 10649

8909 11030 11696

3131 9964 10480，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

16.一种数据处理方法，包括：

解码步骤，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵解码码长是16200位且码率是7/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180

7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324

6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412

6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856

7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

17.一种数据处理方法，包括：

解码步骤，基于LDPC(低密度奇偶校验)码的奇偶校验矩阵解码码长是16200位且码率是8/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999

5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994

7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029

6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762

6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208

7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464，

其中，奇偶校验矩阵的第2+360×(i-1)列是通过由奇偶校验矩阵初始值表指示的第1+

数据处理装置和数据处理方法

技术领域

[0001] 本技术涉及数据处理装置和数据处理方法，且具体地说涉及例如能够改进抗数据差错的数据处理装置和数据处理方法。

背景技术

[0002] LDPC（低密度奇偶校验）码具有高纠错能力，且近年来，例如，其开始广泛地用作包括数字卫星广播的传输方案（比如欧洲使用的DVB（数字视频广播）-S.2）（例如，参考非专利文件1）。也考虑对下一代数字地面广播采用LDPC码。

[0003] 近来的研究证明随着使得LDPC码的码长更长，其可以获得接近香农极限的性能以及turbo码等的性能。LDPC码的特征在于通过其最小距离与码长成正比的特征，而具有其块差错率特性优良且几乎不发生在turbo码等的解码特性中观察到的所谓的最低误码率现象的优点。

[0004] 在下文中具体地描述这种LDPC码。同时，LDPC码是线性码且不需要是二进制码；然而，在这里描述为假定其是二进制码。

[0005] LDPC码的最大特性是定义LDPC码的奇偶校验矩阵是稀疏的。在这里，稀疏矩阵是其中矩阵的元素“1”数目非常小（大部分元素是0）的矩阵。

[0006] 图1图示LDPC码的奇偶校验矩阵H的实例。

[0007] 在图1的奇偶校验矩阵H中，每个列的权重（列权重）（“1”的数目）是“3”且每个行的权重（行权重）是“6”。

[0008] 在LDPC码的编码（LDPC编码）中，例如，通过基于奇偶校验矩阵H的生成矩阵G的生成以及生成矩阵G与二进制信息位的相乘来生成代码字（LDPC码）。

[0009] 具体地说，执行LDPC编码的编码装置首先在奇偶校验矩阵H及其转置矩阵HT之间计算满足等式GHT=0的生成矩阵G。在这里，当生成矩阵是K×N矩阵时，编码装置将K信息位的位列（矢量u）乘以生成矩阵G以生成由N位构成的代码字c（=uG）。通过预定通信信道在接收侧上接收由编码装置生成的代码字（LDPC码）。

[0010] 可以通过由Gallager作为概率解码提出的算法执行LDPC码的解码，该算法是通过在由变量节点（也称为消息节点）和校验节点构成的所谓的Tanner曲线图上的置信传播的消息传递算法。在下文中，变量节点和校验节点适当地和简单地称为节点。

[0011] 图2图示LDPC码的解码的过程。

[0012] 同时，由对数似然比表示在接收侧上接收的LDPC码（一个代码字）的第i码位的值是“0”的可能性的实际值（接收LLR）在下文中适当地称为接收值u0i。从校验节点输出的消息设置为uj且从变量节点输出的消息设置为vi。

[0013] 首先，在LDPC码的解码中，如图2所示，在步骤S11接收LDPC码，消息（校验节点消息）uj被初始化为“0”，且作为重复处理的计数器的整数变量k被初始化为“0”，且过程转入步骤S12。在步骤S12，基于通过接收LDPC码获得的接收值u0i通过以等式（1）表示的操作（变量节点操作）获得消息（变量节点消息）vi，并基于消息vi通过以等式（2）表示的操作（校验节点操作）获得消息uj。

[0014] [等式1]

[0015]

[0016] [等式2]

[0017]

[0018] 在这里，等式（1）和（2）中的dv和dc是指示奇偶校验矩阵H的垂直方向（列）和水平方向（行）上“1”的数目的参数（其可以可选地选择），且例如在（3，6）码的情况中设置dv=3和dc=6。

[0019] 同时，在等式（1）中的变量节点操作和等式（2）中的校验节点操作中，从要从其输出消息操作的边缘（彼此连接变量节点和校验节点的线）输入的消息不是操作的目标，以使得操作的范围是1到dv-1或者1到dc-1。并且，预先创建由相对于两个输入v1和v2的一个输出定义的以等式（3）表示的函数R（v1，v2）的表，且如以等式（4）表示地连续地（递归地）使用该表以实际地执行等式（2）中的校验节点操作。

[0020] [等式3]

[0021] x＝2tanh-1{tanh(b1/2)tanh(v2/2)}＝R(v1，V2)...(3)

[0022] [等式4]

[0023] uj＝R(v1，R(v2，R(v3，...R(Vdo-2，vdc-1))))...(4)

[0024] 在步骤S12，变量k递增1且过程转入步骤S13。在步骤S13，判断变量k是否大于重复解码的预定次数C。当在步骤S13判断变量k不大于C时，过程返回到步骤S12且在下面重复地执行类似的处理。

[0025] 并且，当在步骤S13判断变量k大于C时，过程转入步骤S14以执行以等式（5）表示的操作，以使得获得作为要最终输出的解码结果的消息vi以输出，且LDPC码的解码处理结束。

[0026] [等式5]

[0027]

[0028] 在这里，不同于等式（1）中的变量节点操作，使用来自连接到变量节点的全部边缘的消息uj执行等式（5）中的操作。

[0029] 图3图示（3,6）LDPC码（码率1/2且码长12）的奇偶校验矩阵H的实例。

[0030] 在图3的奇偶校验矩阵H中，如在图1中，列权重是3且行权重是6。

[0031] 图4图示图3中的奇偶校验矩阵H的Tanner曲线图。

[0032] 在这里，在图4中，校验节点由加号“+”表示且变量节点由等号“=”表示。校验节点和变量节点分别对应于奇偶校验矩阵H的行和列。校验节点和变量节点之间的连接是边缘，其对应于奇偶校验矩阵的元素“1”。

[0033] 就是说，当奇偶校验矩阵的第j行第i列元素是1时，在图4中，从顶部开始的第i变量节点（“=”的节点）和从顶部开始的第j校验节点（“+”的节点）由边缘彼此连接。边缘指示对应于变量节点的码位具有对应于校验节点的约束条件。

[0034] 在作为LDPC码的解码方法的和积算法中，重复地执行变量节点操作和校验节点操作。

[0035] 图5图示在变量节点中执行的变量节点操作。

[0036] 在变量节点中，使用来自连接到变量节点的其他边缘的消息u1和u2以及接收值u01通过等式（1）中的变量节点操作获得要计算的对应于边缘的消息vi。类似地获得对应于另一边缘的消息。

[0037] 图6图示在校验节点中执行的校验节点操作。

[0038] 在这里，等式（2）中的校验节点操作可以使用等式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)的关系重写为等式（6）。Sign(x)在当满足x≥0时是1，且在满足x<0时是-1。

[0039] [等式6]

[0040]

[0041]

[0042]

[0043] 在满足x≥0时由等式φ(x)=ln(tanh(x/2))定义函数φ(x)时，满足等式φ-1(x)=2tanh-1(e-x)，以使得等式（6）可以变形为等式（7）。

[0044] [等式7]

[0045]

[0046] 在校验节点中，根据等式（7）执行等式（2）中的校验节点操作。

[0047] 就是说，在校验节点中，如图6所示，使用来自连接到校验节点的其他边缘的消息v1、v2、v3、v4和v5通过等式（7）中的校验节点操作获得对应于要计算的边缘的消息uj。类似地获得对应于另一边缘的消息。

[0048] 同时，当满足x>0时，等式（7）中的函数φ(x)可以由等式φ(x)=ln((ex+1)/(ex-1))和φ(x)=φ-1(x)表示。当以硬件实现函数φ(x)和φ-1(x)时，存在使用LUT（查询表）实现它们的情况，且同一LUT用于两者。

[0049] 引文列表

[0050] 非专利文件

[0051] 非专利文件1:DVB-S.2：ETSI EN 302 307 V1.1.2（2006-06）

发明内容

[0052] 技术问题

[0053] 在作为数字卫星广播的标准的DVB-S.2和作为下一代数字地面广播的标准的DVB-T.2中采用LDPC码。此外，计划在作为下一代数字CATV（有线电视）广播的标准的DVB-C.2中采用LDPC码。

[0054] 在符合比如DVB-S.2之类的DVB标准的数字广播中，使得LDPC码是比如QPSK（四相移相键控）之类的正交调制（数字调制）的码元（码元化）且码元映射到要传输的信号点上。

[0055] 在LDPC码的码元化中，以两个或更多码位为单位执行LDPC码的码位的交换，且使得交换之后的码位是码元位。

[0056] 提出了用于码元化LDPC码的交换码位的各种方案且它们例如也在DVB-T.2中规定了。

[0057] DVB-T.2是用于安装在家庭等中的比如电视接收机等的固定终端的数字广播的标准，且其可能不适于用于移动终端的数字广播。

[0058] 就是说，在移动终端中需要使得电路规模和功耗比在固定终端中更小。因此，在用于移动终端的数字广播中，为了减小比如由移动终端的LDPC码的解码之类的处理所需的负荷，例如，存在与用于固定终端的数字广播的情况相比，限制LDPC码的解码的重复的数目（重复解码的次数C）、LDPC码的码长等的情况。

[0059] 然而，即使在这种限制下，也需要维持某种程度的抗差错性。

[0060] 考虑这种情况实现本技术，且其目的是改善LDPC码等的抗数据差错性。

[0061] 技术方案

[0062] 根据本技术第一方面的数据处理装置提供有编码器，该编码器基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位编码为其码长是16200位且码率是4/15的代码字，其中已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0063] 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699

[0064] 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 94739601 10432 11011 11159 11378 11528 11598

[0065] 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 79828108 8930 9151 9793 9876 10786 11879

[0066] 1956 7572 9020 9971

[0067] 13 1578 7445 8373

[0068] 6805 6857 8615 11179

[0069] 7983 8022 10017 11748

[0070] 4939 8861 10444 11661

[0071] 2278 3733 6265 10009

[0072] 4494 7974 10649

[0073] 8909 11030 11696

[0074] 3131 9964 10480。

[0075] 根据本技术第一方面的数据处理方法提供有编码步骤，该编码步骤基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位编码为其码长是16200位且码率是4/15的代码字，其中已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0076] 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699

[0077] 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 94739601 10432 11011 11159 11378 11528 11598

[0078] 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 79828108 8930 9151 9793 9876 10786 11879

[0079] 1956 7572 9020 9971

[0080] 13 1578 7445 8373

[0081] 6805 6857 8615 11179

[0082] 7983 8022 10017 11748

[0083] 4939 8861 10444 11661

[0084] 2278 3733 6265 10009

[0085] 4494 7974 10649

[0086] 8909 11030 11696

[0087] 3131 9964 10480。

[0088] 在上述第一方面中，信息位被基于LDPC（低密度奇偶校验）码的奇偶校验矩阵编码为其码长是16200位且码率是4/15的代码字。已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0089] 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699

[0090] 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 94739601 10432 11011 11159 11378 11528 11598

[0091] 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 79828108 8930 9151 9793 9876 10786 11879

[0092] 1956 7572 9020 9971

[0093] 13 1578 7445 8373

[0094] 6805 6857 8615 11179

[0095] 7983 8022 10017 11748

[0096] 4939 8861 10444 11661

[0097] 2278 3733 6265 10009

[0098] 4494 7974 10649

[0099] 8909 11030 11696

[0100] 3131 9964 10480。

[0101] 根据本技术第二方面的数据处理装置提供有编码器，该编码器基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位编码为其码长是16200位且码率是7/15的代码字，其中已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0102] 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638

[0103] 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602

[0104] 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582

[0105] 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559

[0106] 3452 7935 8092 8623

[0107] 56 1955 3000 8242

[0108] 1809 4094 7991 8489

[0109] 2220 6455 7849 8548

[0110] 1006 2576 3247 6976

[0111] 2177 6048 7795 8295

[0112] 1413 2595 7446 8594

[0113] 2101 3714 7541 8531

[0114] 10 5961 7484

[0115] 3144 4636 5282

[0116] 5708 5875 8390

[0117] 3322 5223 7975

[0118] 197 4653 8283

[0119] 598 5393 8624

[0120] 906 7249 7542

[0121] 1223 2148 8195

[0122] 976 2001 5005。

[0123] 根据本技术第二方面的数据处理方法提供有编码步骤，该编码步骤基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位编码为其码长是16200位且码率是7/15的代码字，其中已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0124] 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638

[0125] 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602

[0126] 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582

[0127] 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559

[0128] 3452 7935 8092 8623

[0129] 56 1955 3000 8242

[0130] 1809 4094 7991 8489

[0131] 2220 6455 7849 8548

[0132] 1006 2576 3247 6976

[0133] 2177 6048 7795 8295

[0134] 1413 2595 7446 8594

[0135] 2101 3714 7541 8531

[0136] 10 5961 7484

[0137] 3144 4636 5282

[0138] 5708 5875 8390

[0139] 3322 5223 7975

[0140] 197 4653 8283

[0141] 598 5393 8624

[0142] 906 7249 7542

[0143] 1223 2148 8195

[0144] 976 2001 5005。

[0145] 在上述第二方面中，信息位被基于LDPC（低密度奇偶校验）码的奇偶校验矩阵编码为其码长是16200位且码率是7/15的代码字。已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0146] 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638

[0147] 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602

[0148] 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582

[0149] 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559

[0150] 3452 7935 8092 8623

[0151] 56 1955 3000 8242

[0152] 1809 4094 7991 8489

[0153] 2220 6455 7849 8548

[0154] 1006 2576 3247 6976

[0155] 2177 6048 7795 8295

[0156] 1413 2595 7446 8594

[0157] 2101 3714 7541 8531

[0158] 10 5961 7484

[0159] 3144 4636 5282

[0160] 5708 5875 8390

[0161] 3322 5223 7975

[0162] 197 4653 8283

[0163] 598 5393 8624

[0164] 906 7249 7542

[0165] 1223 2148 8195

[0166] 976 2001 5005。

[0167] 根据本技术第三方面的数据处理装置提供有编码器，该编码器基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位编码为其码长是16200位且码率是8/15的代码字，其中已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0168] 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189

[0169] 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

[0170] 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

[0171] 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554

[0172] 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462

[0173] 4075 4188 7313 7553

[0174] 5145 6018 7148 7507

[0175] 3198 4858 6983 7033

[0176] 3170 5126 5625 6901

[0177] 2839 6093 7071 7450

[0178] 11 3735 5413

[0179] 2497 5400 7238

[0180] 2067 5172 5714

[0181] 1889 7173 7329

[0182] 1795 2773 3499

[0183] 2695 2944 6735

[0184] 3221 4625 5897

[0185] 1690 6122 6816

[0186] 5013 6839 7358

[0187] 1601 6849 7415

[0188] 2180 7389 7543

[0189] 2121 6838 7054

[0190] 1948 3109 5046

[0191] 272 1015 7464。

[0192] 根据本技术第三方面的数据处理方法提供有编码步骤，该编码步骤基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位编码为其码长是16200位且码率是8/15的代码字，其中已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0193] 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189

[0194] 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

[0195] 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

[0196] 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554

[0197] 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462

[0198] 4075 4188 7313 7553

[0199] 5145 6018 7148 7507

[0200] 3198 4858 6983 7033

[0201] 3170 5126 5625 6901

[0202] 2839 6093 7071 7450

[0203] 11 3735 5413

[0204] 2497 5400 7238

[0205] 2067 5172 5714

[0206] 1889 7173 7329

[0207] 1795 2773 3499

[0208] 2695 2944 6735

[0209] 3221 4625 5897

[0210] 1690 6122 6816

[0211] 5013 6839 7358

[0212] 1601 6849 7415

[0213] 2180 7389 7543

[0214] 2121 6838 7054

[0215] 1948 3109 5046

[0216] 272 1015 7464。

[0217] 在上述第三方面中，信息位被基于LDPC（低密度奇偶校验）码的奇偶校验矩阵编码为其码长是16200位且码率是8/15的代码字。已编码的LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0218] 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189

[0219] 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

[0220] 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

[0221] 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554

[0222] 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462

[0223] 4075 4188 7313 7553

[0224] 5145 6018 7148 7507

[0225] 3198 4858 6983 7033

[0226] 3170 5126 5625 6901

[0227] 2839 6093 7071 7450

[0228] 11 3735 5413

[0229] 2497 5400 7238

[0230] 2067 5172 5714

[0231] 1889 7173 7329

[0232] 1795 2773 3499

[0233] 2695 2944 6735

[0234] 3221 4625 5897

[0235] 1690 6122 6816

[0236] 5013 6839 7358

[0237] 1601 6849 7415

[0238] 2180 7389 7543

[0239] 2121 6838 7054

[0240] 1948 3109 5046

[0241] 272 1015 7464。

[0242] 根据本技术第四方面的数据处理装置提供有解码器，该解码器基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位解码其码长是16200位且码率是4/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0243] 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699

[0244] 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 94739601 10432 11011 11159 11378 11528 11598

[0245] 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 79828108 8930 9151 9793 9876 10786 11879

[0246] 1956 7572 9020 9971

[0247] 13 1578 7445 8373

[0248] 6805 6857 8615 11179

[0249] 7983 8022 10017 11748

[0250] 4939 8861 10444 11661

[0251] 2278 3733 6265 10009

[0252] 4494 7974 10649

[0253] 8909 11030 11696

[0254] 3131 9964 10480。

[0255] 根据本技术第四方面的数据处理方法提供有解码步骤，该解码步骤基于LDPC（低密度奇偶校验）码的奇偶校验矩阵解码其码长是16200位且码率是4/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0256] 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699

[0257] 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 94739601 10432 11011 11159 11378 11528 11598

[0258] 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 79828108 8930 9151 9793 9876 10786 11879

[0259] 1956 7572 9020 9971

[0260] 13 1578 7445 8373

[0261] 6805 6857 8615 11179

[0262] 7983 8022 10017 11748

[0263] 4939 8861 10444 11661

[0264] 2278 3733 6265 10009

[0265] 4494 7974 10649

[0266] 8909 11030 11696

[0267] 3131 9964 10480。

[0268] 在上述第四方面中，其码长是16200位且码率是4/15的LDPC码被基于LDPC（低密度奇偶校验）码的奇偶校验矩阵解码。LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0269] 1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699

[0270] 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 94739601 10432 11011 11159 11378 11528 11598

[0271] 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 79828108 8930 9151 9793 9876 10786 11879

[0272] 1956 7572 9020 9971

[0273] 13 1578 7445 8373

[0274] 6805 6857 8615 11179

[0275] 7983 8022 10017 11748

[0276] 4939 8861 10444 11661

[0277] 2278 3733 6265 10009

[0278] 4494 7974 10649

[0279] 8909 11030 11696

[0280] 3131 9964 10480。

[0281] 根据本技术第五方面的数据处理装置提供有解码器，该解码器基于LDPC（低密度奇偶校验）码的奇偶校验矩阵解码其码长是16200位且码率是7/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0282] 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638

[0283] 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602

[0284] 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582

[0285] 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559

[0286] 3452 7935 8092 8623

[0287] 56 1955 3000 8242

[0288] 1809 4094 7991 8489

[0289] 2220 6455 7849 8548

[0290] 1006 2576 3247 6976

[0291] 2177 6048 7795 8295

[0292] 1413 2595 7446 8594

[0293] 2101 3714 7541 8531

[0294] 10 5961 7484

[0295] 3144 4636 5282

[0296] 5708 5875 8390

[0297] 3322 5223 7975

[0298] 197 4653 8283

[0299] 598 5393 8624

[0300] 906 7249 7542

[0301] 1223 2148 8195

[0302] 976 2001 5005。

[0303] 根据本技术第五方面的数据处理方法提供有解码步骤，该解码步骤基于LDPC（低密度奇偶校验）码的奇偶校验矩阵解码其码长是16200位且码率是7/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0304] 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638

[0305] 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602

[0306] 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582

[0307] 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559

[0308] 3452 7935 8092 8623

[0309] 56 1955 3000 8242

[0310] 1809 4094 7991 8489

[0311] 2220 6455 7849 8548

[0312] 1006 2576 3247 6976

[0313] 2177 6048 7795 8295

[0314] 1413 2595 7446 8594

[0315] 2101 3714 7541 8531

[0316] 10 5961 7484

[0317] 3144 4636 5282

[0318] 5708 5875 8390

[0319] 3322 5223 7975

[0320] 197 4653 8283

[0321] 598 5393 8624

[0322] 906 7249 7542

[0323] 1223 2148 8195

[0324] 976 2001 5005。

[0325] 在上述第五方面中，其码长是16200位且码率是4/15的LDPC码被基于LDPC（低密度奇偶校验）码的奇偶校验矩阵解码。LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0326] 3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 71467180 7408 7790 7893 8123 8313 8526 8616 8638

[0327] 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 61956324 6378 6686 6829 7558 7745 8042 8382 8587 8602

[0328] 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 63946412 6753 7169 7524 7695 7976 8069 8118 8522 8582

[0329] 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 65736856 7786 7937 8156 8286 8327 8384 8448 8539 8559

[0330] 3452 7935 8092 8623

[0331] 56 1955 3000 8242

[0332] 1809 4094 7991 8489

[0333] 2220 6455 7849 8548

[0334] 1006 2576 3247 6976

[0335] 2177 6048 7795 8295

[0336] 1413 2595 7446 8594

[0337] 2101 3714 7541 8531

[0338] 10 5961 7484

[0339] 3144 4636 5282

[0340] 5708 5875 8390

[0341] 3322 5223 7975

[0342] 197 4653 8283

[0343] 598 5393 8624

[0344] 906 7249 7542

[0345] 1223 2148 8195

[0346] 976 2001 5005。

[0347] 根据本技术第六方面的数据处理装置提供有解码器，该解码器基于LDPC（低密度奇偶校验）码的奇偶校验矩阵将信息位解码其码长是16200位且码率是8/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0348] 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189

[0349] 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

[0350] 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

[0351] 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554

[0352] 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462

[0353] 4075 4188 7313 7553

[0354] 5145 6018 7148 7507

[0355] 3198 4858 6983 7033

[0356] 3170 5126 5625 6901

[0357] 2839 6093 7071 7450

[0358] 11 3735 5413

[0359] 2497 5400 7238

[0360] 2067 5172 5714

[0361] 1889 7173 7329

[0362] 1795 2773 3499

[0363] 2695 2944 6735

[0364] 3221 4625 5897

[0365] 1690 6122 6816

[0366] 5013 6839 7358

[0367] 1601 6849 7415

[0368] 2180 7389 7543

[0369] 2121 6838 7054

[0370] 1948 3109 5046

[0371] 272 1015 7464。

[0372] 根据本技术第六方面的数据处理方法提供有解码步骤，该解码步骤基于LDPC（低密度奇偶校验）码的奇偶校验矩阵解码其码长是16200位且码率是8/15的LDPC码，其中LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0373] 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189

[0374] 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

[0375] 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

[0376] 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554

[0377] 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462

[0378] 4075 4188 7313 7553

[0379] 5145 6018 7148 7507

[0380] 3198 4858 6983 7033

[0381] 3170 5126 5625 6901

[0382] 2839 6093 7071 7450

[0383] 11 3735 5413

[0384] 2497 5400 7238

[0385] 2067 5172 5714

[0386] 1889 7173 7329

[0387] 1795 2773 3499

[0388] 2695 2944 6735

[0389] 3221 4625 5897

[0390] 1690 6122 6816

[0391] 5013 6839 7358

[0392] 1601 6849 7415

[0393] 2180 7389 7543

[0394] 2121 6838 7054

[0395] 1948 3109 5046

[0396] 272 1015 7464。

[0397] 在上述第六方面中，其码长是16200位且码率是8/15的LDPC码被基于LDPC（低密度奇偶校验）码的奇偶校验矩阵解码。LDPC码包括信息位和奇偶校验位，奇偶校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶校验位的奇偶性矩阵部分，信息矩阵部分由奇偶校验矩阵初始值表表示，且奇偶校验矩阵初始值表是对于每360列指示信息矩阵部分的元素1的位置为下列的表：

[0398] 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 49995174 5700 6969 7115 7138 7189

[0399] 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

[0400] 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

[0401] 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 66406762 6786 6859 7043 7418 7431 7554

[0402] 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 69707208 7218 7298 7454 7457 7462

[0403] 4075 4188 7313 7553

[0404] 5145 6018 7148 7507

[0405] 3198 4858 6983 7033

[0406] 3170 5126 5625 6901

[0407] 2839 6093 7071 7450

[0408] 11 3735 5413

[0409] 2497 5400 7238

[0410] 2067 5172 5714

[0411] 1889 7173 7329

[0412] 1795 2773 3499

[0413] 2695 2944 6735

[0414] 3221 4625 5897

[0415] 1690 6122 6816

[0416] 5013 6839 7358

[0417] 1601 6849 7415

[0418] 2180 7389 7543

[0419] 2121 6838 7054

[0420] 1948 3109 5046

[0421] 272 1015 7464。

[0422] 同时，数据处理装置可以是独立装置或者构成一个装置的内部模块。

[0423] 技术效果

[0424] 根据本技术的第一到第六方面，可以改进抗差错性。

附图说明

[0425] 图1是图示LDPC码的奇偶校验矩阵H的简图。

[0426] 图2是图示LDPC码的解码过程的流程图。

[0427] 图3是图示LDPC码的奇偶校验矩阵的实例的简图。

[0428] 图4是图示奇偶校验矩阵的Tanner曲线图的简图。

[0429] 图5是图示变量节点的简图。

[0430] 图6是图示校验节点的简图。

[0431] 图7是图示本技术应用于的传输系统的一个实施例的配置实例的简图。

[0432] 图8是图示传输装置11的配置实例的框图。

[0433] 图9是图示位交织器116的配置实例的框图。

[0434] 图10是图示奇偶校验矩阵的简图。

[0435] 图11是图示奇偶性矩阵的简图。

[0436] 图12是图示DVB-S.2标准中规定的LDPC码的奇偶校验矩阵的简图。

[0437] 图13是图示DVB-S.2标准中规定的LDPC码的奇偶校验矩阵的简图。

[0438] 图14是图示16QAM的信号点星座图的简图。

[0439] 图15是图示64QAM的信号点星座图的简图。

[0440] 图16是图示64QAM的信号点星座图的简图。

[0441] 图17是图示64QAM的信号点星座图的简图。

[0442] 图18是图示去复用器25的处理的简图。

[0443] 图19是图示去复用器25的处理的简图。

[0444] 图20是图示用于LDPC码的解码的Tanner曲线图的简图。

[0445] 图21是图示具有步进式结构的奇偶性矩阵HT和与奇偶性矩阵HT对应的Tanner曲线图的简图。

[0446] 图22是图示与奇偶性交织之后的LDPC码对应的奇偶校验矩阵H的奇偶性矩阵HT的简图。

[0447] 图23是图示转换奇偶校验矩阵的简图。

[0448] 图24是图示列扭转交织器24的处理的简图。

[0449] 图25是图示列扭转交织所需的存储器31的列数和写入开始位置的地址的简图。

[0450] 图26是图示列扭转交织所需的存储器31的列数和写入开始位置的地址的简图。

[0451] 图27是图示由位交织器116和QAM编码器117执行的处理的流程图。

[0452] 图28是图示模拟中采用的通信信道的模型的简图。

[0453] 图29是图示由模拟获得的位差错率和颤动的多普勒频率fd之间的关系的简图。

[0454] 图30是示出由模拟获得的位差错率和颤动的多普勒频率fd之间的关系的简图。

[0455] 图31是图示LDPC编码器115的配置实例的框图。

[0456] 图32是图示LDPC编码器115的处理的流程图。

[0457] 图33是图示其中码率是1/4且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0458] 图34是图示从奇偶校验矩阵初始值表获得奇偶校验矩阵H的方法的简图。

[0459] 图35是图示其中码率是1/5且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0460] 图36是图示其中码率是4/15且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0461] 图37是图示其中码率是1/3且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0462] 图38是图示其中码率是2/5且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0463] 图39是图示其中码率是4/9且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0464] 图40是图示其中码率是7/15且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0465] 图41是图示其中码率是8/15且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0466] 图42是图示其中码率是3/5且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0467] 图43是图示其中码率是2/3且码长是16200的奇偶校验矩阵初始值表的实例的简图。

[0468] 图44是图示其中列权重是3且行权重是6的度序列的全体的Tanner曲线图的实例的简图。

[0469] 图45是图示多边缘类型全体的Tanner曲线图的实例的简图。

[0470] 图46是图示其码长是16200的LDPC码的奇偶校验矩阵的最小周期长度和性能阈值的简图。

[0471] 图47是图示其码长是16200的LDPC码的奇偶校验矩阵的简图。

[0472] 图48是图示其码长是16200的LDPC码的奇偶校验矩阵的简图。

[0473] 图49是图示其码长是16200的LDPC码的BER的模拟结果的简图。

[0474] 图50是图示接收装置12的配置实例的框图。

[0475] 图51是图示位去交织器165的配置实例的框图。

[0476] 图52是图示由QAM解码器164、位去交织器165和LDPC解码器166执行的处理的流程图。

[0477] 图53是图示LDPC码的奇偶校验矩阵的实例的简图。

[0478] 图54是图示通过对奇偶校验矩阵应用行置换和列置换而获得的矩阵（转换奇偶校验矩阵）的简图。

[0479] 图55是图示划分为5×5单元的转换奇偶校验矩阵的简图。

[0480] 图56是图示集合地执行P个节点操作的解码装置的配置实例的框图。

[0481] 图57是图示LDPC解码器166的配置实例的框图。

[0482] 图58是图示构成位去交织器165的复用器54的处理的简图。

[0483] 图59是图示列扭转去交织器55的处理的简图。

[0484] 图60是图示位去交织器165的另一配置实例的框图。

[0485] 图61是图示接收装置12可以应用于的接收系统的第一配置实例的框图。

[0486] 图62是图示接收装置12可以应用于的接收系统的第二配置实例的框图。

[0487] 图63是图示接收装置12可以应用于的接收系统的第三配置实例的框图。

[0488] 图64是图示本技术应用于的计算机的一个实施例的配置实例的框图。

具体实施方式

[0489] [本技术应用于的传输系统的配置实例]

[0490] 图7图示本技术应用于的传输系统（术语“系统”意图指多个装置的逻辑组件且每一配置的装置是否在同一外壳中并没关系）的一个实施例的配置实例。

[0491] 在图7中，传输系统由传输装置11和接收装置12构成。

[0492] 传输装置11传输（广播）（发送）用于固定终端和移动终端的程序。

[0493] 就是说，例如，传输装置11将比如图像数据和音频数据之类要作为用于固定终端和移动终端的程序传输的目标数据编码为LDPC码，并例如通过作为地面波的通信信道13发送该LDPC码。

[0494] 例如，作为移动终端的接收装置12通过通信信道13接收从传输装置11传输的LDPC码并将该LDPC码解码为目标数据以输出。

[0495] 在这里，已知图7中的传输系统中使用的LDPC码在AWGN（加性高斯白噪声）通信信道中展现极高的性能。

[0496] 然而，在比如地面波的通信信道13中可能出现突发差错和擦除。例如，在OFDM（正交频分复用）系统中，存在在其中D/U（期望对不期望比率）是0dB（不期望（=回波）的功率等于期望（=主路径）的功率）的多路径环境中根据回波（除了主路径之外的路径）的延迟而特定码元的电源达到0（擦除）的情况。

[0497] 存在其中当在颤动中D/U是0 dB时通过多普勒频率在特定时间OFDM的全部码元的功率达到0（擦除）的情况（其中添加延迟是0的多普勒频率移位的回波的通信信道）。

[0498] 另外，可能由于从比如天线之类的从传输装置11接收信号的接收器（未示出）到接收装置12的布线状态和接收装置12一侧上接收装置12的电源供给的不稳定性而发生突发差错。

[0499] 另一方面，在LDPC码的解码中，在与奇偶校验矩阵H的列且最终LDPC码的码位对应的变量节点中如以上在图5中图示的执行包括LDPC码的码位（的接收值u0i）的添加的等式（1）的变量节点操作，以使得当在变量节点操作中使用的码位中出现差错时，所获得的消息的精度恶化。

[0500] 在LDPC码的解码中，在校验节点中使用在连接到校验节点的变量节点中获得的消息执行等式（7）中的校验节点操作，以使得当其中连接到校验节点的多个变量节点（与该多个变量节点对应的LDPC码的码位）同时具有差错（包括擦除）的校验节点的数目增加时，解码性能恶化。

[0501] 就是说，当同时在连接到校验节点的两个或更多变量节点中出现擦除时，例如，校验节点将指示值是“0”的概率和值是“1”的概率相等的消息返回到全部变量节点。在这种情况下，返回相等概率的消息的校验节点不对单个解码处理（变量节点操作和校验节点操作的一个集合）做出贡献，且结果，这需要解码处理的大量重复，以使得解码性能恶化，且另外，解码LDPC码的接收装置12的功耗增加。

[0502] 因此，图7中的传输系统配置为改进抗突发差错和擦除性，同时维持AWGN通信信道中的性能。

[0503] [传输装置11的配置实例]

[0504] 图8是图示图7中的传输装置11的配置实例的框图。

[0505] 在传输装置11中，作为目标数据的一个或多个输入流提供到模式适配/复用器111。

[0506] 模式适配/复用器111选择模式，复用提供到其的一个或多个输入流，并将作为结果获得的数据提供到微调电容器112。

[0507] 微调电容器112对来自模式适配/复用器111的数据执行必要的补零（空位插入），并将作为结果获得的数据提供到BB加扰器113。

[0508] BB加扰器113对来自微调电容器112的数据应用能量扩散处理，并将作为结果获得的数据提供到BCH编码器114。

[0509] BCH编码器114执行来自BB加扰器113的数据的BCH编码，并将作为结果获得的数据作为LDPC目标数据（其是LDPC编码的目标）提供到LDPC编码器115。

[0510] LDPC编码器115根据奇偶校验矩阵执行来自BCH编码器114的LDPC目标数据的LDPC编码并输出其中信息位是LDPC目标数据的LDPC码，在该奇偶校验矩阵中，作为与LDPC码的奇偶校验位对应的一部分的奇偶性矩阵具有阶梯结构。

[0511] 就是说，LDPC编码器115执行LDPC编码以将LDPC目标数据编码为LDPC码，比如在DVB-T.2标准中规定的LDPC码，并输出作为结果获得的LDPC码。

[0512] 在DVB-T.2标准中，除了码长是16200位且码率是3/5的情况之外采用DVB-S.2标准中规定的LDPC码。DVB-T.2标准中规定的LDPC码是IRA（无规律重复累积）码，且LDPC码的奇偶校验矩阵中的奇偶性矩阵具有阶梯结构。之后描述奇偶性矩阵和阶梯结构。例如，在“Irregular Repeat-Accumulate Codes”，H.Jin、A.Khandekar和R.J.McEliece，在Proceedings of 2nd International Symposium on Turbo Codes and Related Topics中，pp. 1-8，2000年9月中描述了IRA码。

[0513] 将由LDPC编码器115输出的LDPC码提供到位交织器116。

[0514] 位交织器116执行来自LDPC编码器115的LDPC码的将在后面描述的位交织，并将位交织之后的LDPC码提供到QAM编码器117。

[0515] QAM编码器117将来自位交织器116的LDPC码以LDPC码的一个或多个码位为单位（码元单元）映射到指示正交调制的一个码元的信号点上以执行正交调制（多级调制）。

[0516] 就是说，QAM编码器117将来自位交织器116的LDPC码映射到由用于在IQ平面（IQ星座图）上执行LDPC码的正交调制的调制方案中定义的信号点上并执行正交调制，该IQ平面由表示与载波同相的I分量的I轴和表示与载波正交的Q分量的Q轴定义。

[0517] 在这里，由QAM编码器117执行的正交调制的调制方案包括包含在DVB-T标准中规定的调制方案的调制方案，例如，也就是，QPSK（四相移相键控）、16QAM（正交幅度调制）、64QAM、256QAM、1024QAM、4096QAM等。例如，根据传输装置11的操作者的操作预先设置由QAM编码器117以其执行正交调制的调制方案。同时，除此之外，例如，QAM编码器117可以执行比如4PAM（脉冲幅度调制）等的正交调制。

[0518] 将由QAM编码器117的处理获得的数据（映射到信号点上的码元）提供到时间交织器118。

[0519] 时间交织器118以来自QAM编码器117的数据（码元）的码元单位执行时间交织（时间方向上的交织），并将作为结果获得的数据提供到MISO/MIMO编码器119。

[0520] MISO/MIMO编码器119向来自时间交织器118的数据（码元）应用时空编码，以提供给频率交织器120。

[0521] 频率交织器120以来自MISO/MIMO编码器119的数据（码元）的单位执行频率交织（频率方向上的交织）以提供给帧建立器和资源分配单元131。

[0522] 另一方面，例如，将比如称为L1的前同步码等的用于传输控制的控制数据（信令）提供到BCH编码器121。

[0523] BCH编码器121以与BCH编码器114同样的方式执行提供到其的控制数据的BCH编码，并将作为结果获得的数据提供到LDPC编码器122。

[0524] LDPC编码器122以与LDPC编码器115同样的方式执行来自BCH编码器121的数据（作为LDPC目标数据）的LDPC编码，并将作为结果获得的LDPC码提供到QAM编码器123。

[0525] QAM编码器123以与QAM编码器117同样的方式，以LDPC码的一个或多个码位的单位（码元单元）将来自LDPC编码器122的LDPC码映射到指示正交调制的一个码元的信号点上，以执行正交调制，并将作为结果获得的数据（码元）提供到频率交织器124。

[0526] 频率交织器124以与频率交织器120同样的方式，以码元单元执行来自QAM编码器123的数据（码元）的频率交织以提供给帧建立器和资源分配单元131。

[0527] 帧建立器和资源分配131将导频码元插入来自频率交织器120和124的数据（码元）的需要位置中，并构造由来自作为结果获得的数据（码元）的预定数目的码元构成的帧以提供给OFDM生成单元132。

[0528] OFDM生成单元132根据来自帧建立器和资源分配单元131的帧产生与该帧对应的OFDM信号，并通过通信信道13（图7）传输该OFDM信号。

[0529] 图9图示图8中的位交织器116的配置实例。

[0530] 位交织器116是交织数据的数据处理装置，且由奇偶性交织器23、列扭转交织器24和去复用器（DEMUX）25构成。

[0531] 奇偶性交织器23执行奇偶性交织以将来自LDPC编码器115的LDPC码的奇偶校验位交织到另一奇偶校验位的位置，并将奇偶性交织之后的LDPC码提供到列扭转交织器24。

[0532] 列扭转交织器24执行来自奇偶性交织器23的LDPC码的列扭转交织，并将列扭转交织之后的LDPC码提供到去复用器25。

[0533] 就是说，图8中的QAM编码器117将LDPC码的一个或多个码位映射到指示正交调制的一个码元的信号点上以传输LDPC码。

[0534] 列扭转交织器24执行将在后面描述的列扭转交织，例如，作为重排来自奇偶性交织器23的LDPC码的码位的重排处理，以使得与在由LDPC编码器115使用的奇偶校验矩阵的可选行中的1对应的LDPC码的多个码位不包括在一个码元中。

[0535] 去复用器25对于来自列扭转交织器24的LDPC码获得通过执行用于交换作为码元的LDPC码的两个或更多码位的位置的交换处理而加强了其抗AWGN性的LDPC码。然后，去复用器25将由交换处理获得的LDPC码的两个或更多码位作为码元提供到QAM编码器117（图8）。

[0536] 接下来，图10图示在LDPC编码中由图8中的LDPC编码器115使用的奇偶校验矩阵H。

[0537] 奇偶校验矩阵H具有LDGM（低密度生成矩阵）结构，且其可以通过与LDPC码的信息位对应的一部分的信息矩阵HA和与LDPC码的码位当中的奇偶校验位对应的奇偶性矩阵HT而由等式H=[HA|HT]（其中左边元素是信息矩阵HA的元素且右边元素是奇偶性矩阵HT的元素的矩阵）表示。

[0538] 在这里，一个LDPC码（一个代码字）的码位当中的信息位的数目和奇偶校验位的数目分别被称为信息长度K和奇偶性长度M，且一个LDPC码的码位的数目被称为码长N（=K+M）。

[0539] 根据码率确定某个码长N的LDPC码的信息长度K和奇偶性长度M。奇偶校验矩阵H是M×N（行×列）矩阵。信息矩阵HA是M×K矩阵且奇偶性矩阵HT是M×M矩阵。

[0540] 图11图示DVB-T.2（和DVB-S.2）标准中规定的LDPC码的奇偶校验矩阵H的奇偶性矩阵HT。

[0541] DVB-T.2标准中规定的LDPC码的奇偶校验矩阵H的奇偶性矩阵HT具有其中如图11所示以所谓的步进方式排列元素1的阶梯结构。奇偶性矩阵HT的行权重对于第一行是1且对于全部其他行是2。列权重对于最后一行是1且对于全部其他列是2。

[0542] 如上所述，其中奇偶性矩阵HT具有阶梯结构的奇偶校验矩阵H的LDPC码可以使用奇偶校验矩阵H容易地产生。

[0543] 就是说，LDPC码（一个代码字）由行矢量c表示，且通过转置行矢量获得的列矢量表示为cT。作为LDPC码的行矢量c的信息位的一部分由行矢量A表示，且奇偶校验位的一部分由行矢量T表示。

[0544] 在这种情况下，通过作为信息位的行矢量A和作为奇偶校验位的行矢量T，行矢量c可以由等式c=[A|T]（其中左边元素是行矢量A的元素且右边元素是行矢量T的元素的行矢量）表示。

[0545] 奇偶校验矩阵H和作为LDPC码的行矢量c=[A|T]需要满足公式HcT=0，且当奇偶校验矩阵H=[HA|HT]的奇偶性矩阵HT具有如图11所示的阶梯结构时，可以通过从等式HcT=0中的列矢量HcT的第一行的元素开始依次设置每一行的元素为0，来顺序地获得（顺次）作为构成满足这种等式HcT=0的行矢量c=[A|T]的奇偶校验位的行矢量T。

[0546] 图12是图示DVB-T.2标准中规定的LDPC码的奇偶校验矩阵H的简图。

[0547] 在DVB-T.2标准中规定的LDPC码的奇偶校验矩阵H中，列权重对于第一到第KX列是X，列权重对于接下来的K3列是3，列权重对于接下来的M-1列是2，且列权重对于最后一列是1。

[0548] 在这里，KX+K3+M-1+1等于码长N。

[0549] 图13是图示对于DVB-T.2标准中规定的LDPC码的每一码率r的列数KX、K3和M以及列权重X的简图。

[0550] 在DVB-T.2标准中规定了其码长N是64800位和16200位的LDPC码。

[0551] 对于其码长N是64800位的LDPC码，规定11个码率（额定比率）1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10，且对于其码长N是16200位的LDPC码，规定10个码率1/4、1/
3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9。

[0552] 64800位的码长N在下文中也称为64k位，且16200位的码长N也称为16k位。

[0553] 至于LDPC码，已知与奇偶校验矩阵H的列权重较大的列对应的码位的位差错率较低。

[0554] 在图12和图13中图示的DVB-T.2标准中规定的奇偶校验矩阵H中，更接近于顶端（最左边）的列的列的列权重趋向于更大，因此，至于与奇偶校验矩阵H对应的LDPC码，更接近于顶端码位的码位趋向于更耐受差错（抗差错性），且更接近于最后码位的码位趋向于更不耐受差错。

[0555] 图14图示在由图8中的QAM编码器117执行16QAM的情况下16码元（与16码元对应的信号点）的IQ平面上的布置。

[0556] 就是说，图14A图示DVB-T.2的16QAM的码元。

[0557] 在16QAM中，一个码元由四个位表示且存在16（=24）个码元。在IQ平面的原点周围在I方向×Q方向上以4×4正方形形状布置16个码元。

[0558] 假定从由一个码元表示的位列的最高阶位的第i+1位表示为位yi，由16QAM的一个码元表示的四个位可以从最高阶位依次顺序地表示为位y0、y1、y2和y3。当调制方案是16QAM时，使得LDPC码的四个码位是四个位y0到y3的码元（码元值）（码元化）。

[0559] 图14B图示由16QAM的码元表示的四个位（在下文中，也称为码元位）y0到y3的每一个的位边界。

[0560] 在这里，码元位y（i 在图14中i =0、1、2、3）的位边界意在指其码元位yi是0的码元和其码元位yi是1的码元之间的边界。

[0561] 如图14B所示，至于由16QAM的码元表示的四个码元位y0到y3中的的最高阶码元位y0，在IQ平面的Q轴上仅存一个位边界，且至于第二码元位y1（第二高阶位），在IQ平面的I轴上仅存一个位边界。

[0562] 至于第三码元位y2，位边界位于两个部分，即，4×4码元的从左起第一和第二列之间的部分以及从左起第三和第四列之间的部分。

[0563] 另外，至于第四码元位y3，位边界位于两个部分，即，4×4码元从顶部起第一和第二行之间的部分和从顶部起第三和第四行之间的部分。

[0564] 随着远离位边界的码元的数目变大，由码元表示的码元位yi更不可能具有差错（差错概率较低），且随着接近于位边界的码元的数目变大，很可能具有差错（差错概率较高）。

[0565] 如果更不可能具有差错的位（耐受差错）被称为“强位”，且可能具有差错的位（较不耐受差错）被称为“弱位”，至于16QAM的码元的四个码元位y0到y3，最高阶码元位y0和第二码元位y1是强位且第三码元位y2和第四码元位y3是弱位。

[0566] 图15到图17图示在由图8中的QAM编码器117执行64QAM时64个码元，也就是，DVB-T.2中的16QAM的码元（与其对应的信号点）的IQ平面上的布置。

[0567] 在64QAM中，1码元表示六个位，且存在64个（=26）个码元。在IQ平面的原点周围在I方向×Q方向上以8×8正方形形状布置64个码元。

[0568] 64QAM的一个码元的码元位可以从最高阶位其依次表示为位y0、y1、y2、y3、y4和y5。当调制方案是64QAM时，使得LDPC码的六个码位是六个码元位y0到y5的码元。

[0569] 在这里，图15图示64QAM的码元的码元位y0到y5中的最高阶码元位y0和第二码元位y1中的每一个的位边界，图16图示第三码元位y2和第四码元位y3中的每一个的位边界，且图17图示第五码元位y4和第六码元位y5中的每一个的位边界。

[0570] 如图15所示，位边界对于最高阶码元位y0和第二码元位y1位于一个部分上。而且，如图16所示，位边界对于第三码元位y2和第四码元位y3位于两个部分上，且如图17所示，位边界对于第五码元位y4和第六码元位y5位于四个部分上。

[0571] 因此，至于64QAM的码元的码元位y0到y5，最高阶码元位y0和第二码元位y1是强位，且第三码元位y2和第四码元位y3是次最强位。第五码元位y4和第六码元位y5是弱位。

[0572] 从图14且另外从图15到图17中，可以理解至于正交调制的码元的码元位，高阶位趋向于是强位且低阶位趋向于是弱位。

[0573] 在这里，如图12和图13所示，从LDPC编码器115（图8）输出的LDPC码包括耐受差错的码位和较不耐受差错的码位。

[0574] 此外，如图14到图17所示，存在强位和弱位作为由QAM编码器117执行的正交调制的码元的码元位。

[0575] 因此，当LDPC码的较不耐受差错的码位分配给正交调制的码元的弱码元位时，抗差错性总体上恶化。

[0576] 然后，提出了交织LDPC码的码位从而将LDPC码的较不耐受差错的码位分配给正交调制的码元的强位（码元位）的交织器。

[0577] 图9中的去复用器25可以执行交织器的处理。

[0578] 图18是图示图9中的去复用器25的处理的简图。

[0579] 就是说，图18A图示去复用器25的功能配置实例。

[0580] 去复用器25由存储器31和交换单元32构成。

[0581] 来自LDPC编码器115的LDPC码提供到存储器31。

[0582] 存储器31具有在行（水平）方向上存储mb位和在列（垂直）方向上存储N/（mb）位的存储容量，并在列方向上写入提供到其的LDPC码的码位并在行方向上读取码位以提供给交换单元32。

[0583] 在这里，如上所述，N（=信息长度K+奇偶性长度M）表示LDPC码的码长。

[0584] 此外，m表示要产生一个码元的LDPC码的码位的数目，且作为预定正整数的b是用于获得m的整数倍的乘数。去复用器25如上所述那样使得LDPC码的码位成为码元（码元化）；乘数b表示由去复用器25的所谓的单一码元化获得的码元的数目。

[0585] 图18A图示在调制方案是64QAM以使得要产生一个码元的LDPC码的码位的数目m是6的情况下去复用器25的配置实例。

[0586] 在图18A中，乘数b设置为1，以使得存储器31（在列方向×行方向上）具有N/（6×1）×（6×1）位的存储容量。

[0587] 在存储器31的行方向上具有一位的在列方向上延伸的存储区在下文中被适当地称为列。在图18A中，存储器31由6（=6×1）列构成。

[0588] 去复用器25从左边列到右边列向下（以列方向）从构成存储器31的列的顶部开始写入LDPC码的码位。

[0589] 当码位的写入直到最右边列的最下边部分结束时，从构成存储器31的全部列的第一行在行方向上以六个位（mb个位）为单位读取码位以提供到交换单元32。

[0590] 交换单元32执行交换处理以交换来自存储器31的六个码位的位置，并输出作为结果获得的六个位作为表示64QAM的一个码元的六个码元位y0、y1、y2、y3、y4和y5。

[0591] 就是说，mb个（这里，6个）码位以行方向从存储器31读取，且当从存储器31读取的从mb个码位的最高阶位起的第i位（i=0、1、...、mb-1）表示为位bi时，以行方向从存储器31读取的6位码位可以从最高阶位起依次表示为位b0、b1、b2、b3、b4和b5。

[0592] 根据如图12和图13所示的列权重的关系，在位b0的方向上的码位是耐受差错的码位且在位b5的方向上的码位是较不耐受差错的码位。

[0593] 交换单元32可以执行交换处理以交换来自存储器31的六个码位b0到b5的位置，以使得来自存储器31的六个码位b0到b5中的较不耐受差错的码位分配给64QAM的一个码元的码元位y0到y5中的强位。

[0594] 在这里，由很多公司提出各种方案作为交换来自存储器31的六个码位b0到b5和将其分配给表示64QAM的一个码元的六个码元位y0到y5的交换方案。

[0595] 图18B图示第一交换方案，图18C图示第二交换方案，且图18D图示第三交换方案。

[0596] 在图18B到图18D（也在要在之后图示的图19）中，连接位bi和yj的线段指示码位bi被分配给码元的码元位y（j 交换到码元位yj的位置）。

[0597] 作为图18B中的第一交换方案，提出采用三个交换方法中的任何一个，且作为图18C中的第二交换方案，提出采用两个交换方法中的任何一个。

[0598] 作为图18D中的第三交换方案，提出从六个交换方法中顺序地选择以使用。

[0599] 图19图示在调制方案是64QAM（因此，如图18中映射到一个码元上的LDPC码的码位的数目m是6）且乘数b设置为2的情况下去复用器25的配置实例和第四交换方案。

[0600] 当乘数b设置为2时，存储器31（在列方向×行方向上）具有N/（6×2）×（6×2）位的存储容量且由12（=6×2）列构成。

[0601] 图19A图示LDPC码到存储器31的写入的顺序。

[0602] 去复用器25从左边列到右边列向下（以列方向）从构成存储器31的列的顶部开始写入LDPC码的码位，如图18所示。

[0603] 当码位的写入直到最右边列的最下边部分结束时，从构成存储器31的全部列的第一行在行方向上以12位（mb位）为单位读取码位以提供到交换单元32。

[0604] 交换单元32执行交换处理以通过第四交换方案交换来自存储器31的12个码位的位置，并输出作为结果获得的12位作为表示64QAM的两个码元（b个码元）的12位，也就是，表示64QAM的一个码元的六个码元位y0、y1、y2、y3、y4和y5以及表示下一个码元的六个码元位y0、y1、y2、y3、y4和y5。

[0605] 在这里，图19B图示图19A中的交换单元32的交换处理的第四交换方案。

[0606] 同时，当乘数b设置为2时（也当其设置为3时），在交换处理中将mb码位分配给连续b个码元的mb码元位。在下文中，也在图19中，为了说明的方便起见，从连续b个码元的mb码元位的最高阶位起的第i+1位表示为位（码元位）yi。

[0607] 适当的交换方法，也就是，进一步改进AWGN通信信道中的位差错率的方法根据LDPC码的码率、码长、调制方案等而不同。

[0608] [奇偶性交织]

[0609] 接下来，将参考图20到图22描述图9中的奇偶性交织器23的奇偶性交织。

[0610] 图20图示LDPC码的奇偶校验矩阵的Tanner曲线图（的一部分）。

[0611] 如图20所示，当同时在连接到校验节点的变量节点（对应于变量节点的码位）的多个（例如，两个）变量节点中出现比如擦除之类的差错时，校验节点将指示值是0的概率与值是1的概率相等的消息返回到连接到校验节点的全部变量节点。因此，当在连接到同一校验节点的多个变量节点中同时出现擦除等时，解码性能恶化。

[0612] 由图8中的LDPC编码器115输出的DVB-T.2标准中规定的LDPC码是IRA码，且奇偶校验矩阵H的奇偶性矩阵HT具有如图11所示的阶梯结构。

[0613] 图21图示具有阶梯结构的奇偶性矩阵HT和与奇偶性矩阵HT对应的Tanner曲线图。

[0614] 就是说，图21A图示具有阶梯结构的奇偶性矩阵HT且图21B图示对应于图21A中的奇偶性矩阵HT的Tanner曲线图。

[0615] 在具有阶梯结构的奇偶性矩阵HT中，在每一行（除了第一行之外）中元素1彼此相邻。因此，在奇偶性矩阵HT的Tanner曲线图中，与奇偶性矩阵HT中其值是1的两个相邻元素的列对应的两个相邻变量节点连接到同一校验节点。

[0616] 因此，当由于突发差错、擦除等而同时在对应于上述两个相邻变量节点的奇偶校验位中出现差错时，连接到与其中出现差错的两个奇偶校验位对应的两个变量节点（使用奇偶校验位获得消息的变量节点）的校验节点将指示值是0的概率和值是1的概率相等的消息返回到连接到校验节点的变量节点，以使得解码性能恶化。当突发长度（其中连续地出现差错的奇偶校验位的数目）增大时，返回相等概率的消息的校验节点的数目增大且解码性能进一步恶化。

[0617] 然后，奇偶性交织器23（图9）执行奇偶性交织以将来自LDPC编码器115的LDPC码的奇偶校验位交织到另一奇偶校验位的位置，以防止上述解码性能的恶化。

[0618] 图22图示在由图9中的奇偶性交织器23执行的奇偶性交织之后与LDPC码对应的奇偶校验矩阵H的奇偶性矩阵HT。

[0619] 在这里，与由LDPC编码器115输出的、在DVB-T.2标准中规定的LDPC码对应的奇偶校验矩阵H的信息矩阵HA具有循环结构。

[0620] 术语“循环结构”意在指其中某个列与通过另一列的循环移位而获得的列相同的结构，其包括其中P个列的每一行中1的位置设置为通过在列方向上将P个列的第一列循环移位与值q成正比的值而获得的位置的结构，例如，该值q通过对于每P个列划分奇偶性长度M而获得。在下文中，循环结构中的P被适当地称为作为循环结构的单元的列数。

[0621] 如图12和图13所示，存在码长N是64800位和16200位的两种类型的LDPC码作为DVB-T.2标准中规定的LDPC码，且作为循环结构的单元的列数P设置为360，其是对于两个LDPC码奇偶性长度M的约数当中除了1和M之外的约数之一。

[0622] 奇偶性长度M使用根据码率而不同的值q设置为由等式M=q×P=q×360表示的除了质数之外的值。因此，作为循环结构的单元的列数P，值q也是奇偶性长度M的约数中除了1和M之外的另一约数，且其可以通过将奇偶性长度M除以作为循环结构的单元的列数P而获得（P和作为奇偶性长度M的约数的q的乘积是奇偶性长度M）。

[0623] 当信息长度是K，不小于0且小于P的整数是x，且不小于0且小于q的整数是y时，奇偶性交织器23将N位LDPC码的码位中的第K+qx+y+1码位交织到第K+Py+x+1码位的位置作为如上所述的奇偶性交织。

[0624] 第K+qx+y+1码位和第K+Py+x+1码位两者都是第K+1码位之后的码位，以使得它们是奇偶校验位，因此，LDPC码的奇偶校验位的位置由奇偶性交织而移动。

[0625] 根据这种奇偶性交织，连接到同一校验节点的变量节点（所对应的奇偶校验位）以作为循环结构的单元的列数P彼此分开，也就是，在这里，360位，以使得在突发长度比360位短的情况下可以避免同时在连接到同一校验节点的多个变量节点中出现差错的情况，结果，可以改进抗突发差错性。

[0626] 同时，在将第K+qx+y+1码位交织到第K+Py+x+1码位的位置的奇偶性交织之后的LDPC码与通过执行将初始奇偶校验矩阵H的第K+qx+y+1列改变到第K+qx+x+1列的列置换而获得的奇偶校验矩阵（在下文中，也称为转换奇偶校验矩阵）的LDPC码相同。

[0627] 此外，如图22所示，在转换奇偶校验矩阵的奇偶性矩阵中出现以P列（图22中的360列）为单位的拟循环结构。

[0628] 在这里，术语“拟循环结构”意在指其中除了一个部分之外的部分具有循环结构的结构。在通过将与奇偶性交织对应的列置换应用到DVB-T.2标准中规定的LDPC码的奇偶校验矩阵而获得的转换奇偶校验矩阵中，在其右角中在360行×360列的一部分中缺少一个元素1（其是元素0）（将在后面描述的移位矩阵），以使得在这一点上其不具有（完全的）循环结构而具有所谓的拟循环结构。

[0629] 同时，图22中的转换奇偶校验矩阵是通过除对应于奇偶性交织的列置换之外，将用于允许由将在后面描述的构成矩阵构成的转换奇偶校验矩阵的行的置换（行置换）应用到初始奇偶校验矩阵H而获得的矩阵。

[0630] [列扭转交织]

[0631] 接下来，参考图23到图26描述图9中作为列扭转交织器24的重排处理的列扭转交织。

[0632] 图8中的传输装置11传输LDPC码的一个或多个码位作为一个码元。就是说，例如，当两个码位产生一个码元时，例如，QPSK用作调制方案，且例如，当四个码位产生一个码元时，16QAM用作调制方案。

[0633] 在两个或更多码位作为一个码元传输的情况下，当在某个码元中出现擦除等时，在该码元的全部码位中出现差错（擦除）。

[0634] 因此，需要防止与一个码元的码位对应的变量节点连接到同一校验节点，以减小同时在连接到同一校验节点的多个变量节点（所对应的码位）中出现擦除的概率，从而改进解码性能。

[0635] 另一方面，如上所述，在由LDPC编码器115输出的DVB-T.2标准中规定的LDPC码的奇偶校验矩阵H中，信息矩阵HA具有循环结构且奇偶性矩阵HT具有阶梯结构。如图22所示，在作为奇偶性交织之后的LDPC码的奇偶校验矩阵的转换奇偶校验矩阵中，在奇偶性矩阵中也出现循环结构（正确地，如上所述的拟循环结构）。

[0636] 图23图示转换奇偶校验矩阵。

[0637] 就是说，图23A图示其码长N是64800位且码率（r）是3/4的LDPC码的奇偶校验矩阵H的转换奇偶校验矩阵。

[0638] 在图23A中，在转换奇偶校验矩阵中，其值是1的元素的位置由点（·）指示。

[0639] 图23B图示由去复用器25（图9）对图23A中的转换奇偶校验矩阵的LDPC码，也就是，奇偶性交织之后的LDPC码执行的处理。

[0640] 在图23B中，以16QAM作为调制方案，奇偶性交织之后的LDPC码的码位在列方向上写入构成去复用器25的存储器31的四个列中。

[0641] 在列方向上写入到构成存储器31的四个列的码位以在行方向上的四个位为单位读取以产生一个码元。

[0642] 在这种情况下，产生一个码元的四个码位B0、B1、B2和B3可以是与在图23A中的转换奇偶校验矩阵的可选行中的1对应的码位，且在这种情况下，对应于码位B0、B1、B2和B3的变量节点连接到同一校验节点。

[0643] 因此，当一个码元的四个码位B0、B1、B2和B3是与转换奇偶校验矩阵的可选行中的1对应的码位时，如果在码元中出现擦除，则不能从在与码位B0、B1、B2和B3对应的变量节点连接到的校验节点中获得适当的消息，结果，解码性能恶化。

[0644] 至于除了3/4之外的码率，类似地，存在与连接到同一校验节点的多个变量节点对应的多个码位产生16QAM的一个码元的情况。

[0645] 因此，列扭转交织器24执行列扭转交织以交织来自奇偶性交织器23的奇偶性交织之后的LDPC码的码位，以使得与转换奇偶校验矩阵的可选行中的1对应的多个码位不包括在一个码元中。

[0646] 图24是图示列扭转交织的简图。

[0647] 就是说，图24图示去复用器25的存储器31（图18和图19）。

[0648] 存储器31具有在列（垂直）方向上存储mb位和在行（水平）方向上存储N/（mb）位的存储容量，且由mb列构成，如图18所示。然后，列扭转交织器24通过当在列方向上写入LDPC码的码位到存储器31和在行方向上从存储器31读取LDPC码的码位时控制写入开始位置来执行列扭转交织。

[0649] 就是说，列扭转交织器24通过适当地改变对于多个列的每一个开始码位的写入的写入开始位置，防止在行方向上读取的、产生一个码元的多个码位为与转换奇偶校验矩阵的可选行中的1对应的码位（重排LDPC码的码位以使得与奇偶校验矩阵的可选行中的1对应的多个码位不包括在同一码元中）。

[0650] 在这里，图24图示在调制方案是16QAM且如图18所示的乘数b设置为1的情况下存储器31的配置实例。因此，产生一个码元的LDPC码的码位的数目m是4，且存储器31由4（=mb）列构成。

[0651] 列扭转交织器24从左边列到右边列从构成存储器31的四个列的顶部向下（在列方向上）开始写入LDPC码的码位（代替图18中的去复用器25）。

[0652] 当码位的写入直到最右边列为止结束时，列扭转交织器24从构成存储器31的全部列的第一行开始在行方向上以四个位（mb个位）为单位读取码位，并将该码位作为列扭转交织之后的LDPC码输出到去复用器25的交换单元32（图18和图19）。

[0653] 在列扭转交织器24中，当在设置每个列的顶部（最高）位置的地址为0时，列方向上每个位置的地址由以递增顺序的整数表示时，写入开始位置对于最左边列设置为地址是0的位置，写入开始位置对于第二列（从左边起）设置为地址是2的位置，写入开始位置对于第三列设置为地址是4的位置，且写入开始位置对于第四列设置为地址是7的位置。

[0654] 同时，至于其中写入开始位置位于除了地址是0的位置之外的位置的列，当写入码位直到最下边位置时，其返回到顶部（地址是0的位置）且执行写入直到就在写入开始位置之前的位置。此后，执行到下一（右边）列的写入。

[0655] 通过执行上述列扭转交织，对于DVB-T.2标准中规定的LDPC码，可以避免使得与连接到同一校验节点的多个变量节点对应的多个码位是16QAM的一个码元（其中它们包括在同一码元中）的情况，且结果，可以改进其中出现擦除的通信信道中的解码性能。

[0656] 图25图示列扭转交织所需的存储器31的列数和对于DVB-T.2标准中规定的码长N是64800的11个码率中每一个的LDPC码，每个调制方案的写入开始位置的地址。

[0657] 当通过采用QPSK作为调制方案，乘数b设置为1时且当一个码元的位数m是二时，例如，根据图25，存储器31具有两个列，在行方向上存储2×1（=mb）位，并在列方向上存储64800/（2×1）位。

[0658] 存储器31的两个列中的第一列的写入开始位置设置为地址是0的位置且第二列的写入开始位置设置为地址是2的位置。

[0659] 同时，当采用图18中第一到第三交换方案中的任意一个作为去复用器25（图9）的交换处理的交换方案时，例如，乘数b设置为1。

[0660] 当通过采用QPSK作为调制方案，乘数设置为2时，且当一个码元的位数是2时，根据图25，存储器31具有四个列，在行方向上存储2×2位，且在列方向上存储64800/（2×2）位。

[0661] 存储器31的四个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是2的位置，第三列的写入开始位置设置为地址是4的位置，且第四列的写入开始位置设置为地址是7的位置。

[0662] 同时，当采用图19中第四交换方案作为去复用器25（图9）的交换处理的交换方案时，例如，乘数b设置为2。

[0663] 当例如通过采用16QAM作为调制方案，乘数设置为1时，且当一个码元的位数是4时，根据图15，存储器31具有四个列，在行方向上存储4×1位，且在列方向上存储64800/（4×1）位。

[0664] 存储器31的四个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是2的位置，第三列的写入开始位置设置为地址是4的位置，且第四列的写入开始位置设置为地址是7的位置。

[0665] 当例如通过采用16QAM作为调制方案，乘数设置为2，且一个码元的位数是4时，根据图25，存储器31具有八个列，在行方向上存储4×2位，且在列方向上存储64800/（4×2）位。

[0666] 存储器31的八个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是2的位置，第四列的写入开始位置设置为地址是4的位置，第五列的写入开始位置设置为地址是4的位置，第六列的写入开始位置设置为地址是5的位置，第七列的写入开始位置设置为地址是7的位置，且第八列的写入开始位置设置为地址是7的位置。

[0667] 当例如通过采用64QAM作为调制方案，乘数设置为1，且一个码元的位数是6时，根据图25，存储器31具有六个列，在行方向上存储6×1位，且在列方向上存储64800/（6×1）位。

[0668] 存储器31的六个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是2的位置，第三列的写入开始位置设置为地址是5的位置，第四列的写入开始位置设置为地址是9的位置，第五列的写入开始位置设置为地址是10的位置，且第六列的写入开始位置设置为地址是13的位置。

[0669] 当例如通过采用64QAM作为调制方案，乘数设置为2，且一个码元的位数是6时，根据图25，存储器31具有12列，在行方向上存储6×2位，且在列方向上存储64800/（6×2）位。

[0670] 存储器31的12列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是2的位置，第四列的写入开始位置设置为地址是2的位置，第五列的写入开始位置设置为地址是3的位置，第六列的写入开始位置设置为地址是4的位置，第七列的写入开始位置设置为地址是4的位置，第八列的写入开始位置设置为地址是5的位置，第九列的写入开始位置设置为地址是5的位置，第十列的写入开始位置设置为地址是7的位置，第十一列的写入开始位置设置为地址是8的位置，且第十二列的写入开始位置设置为地址是9的位置。

[0671] 当例如通过采用256QAM作为调制方案，乘数设置为1时，且当一个码元的位数是8时，根据图25，存储器31具有8列，在行方向上存储8×1位，且在列方向上存储64800/（8×1）位。

[0672] 存储器31的八个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是2的位置，第四列的写入开始位置设置为地址是4的位置，第五列的写入开始位置设置为地址是4的位置，第六列的写入开始位置设置为地址是5的位置，第七列的写入开始位置设置为地址是7的位置，且第八列的写入开始位置设置为地址是7的位置。

[0673] 当例如通过采用256QAM作为调制方案，乘数设置为2，且一个码元的位数是8时，根据图25，存储器31具有16列，在行方向上存储8×2位，且在列方向上存储64800/（8×2）位。

[0674] 存储器31的16列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是2的位置，第三列的写入开始位置设置为地址是2的位置，第四列的写入开始位置设置为地址是2的位置，第五列的写入开始位置设置为地址是2的位置，第六列的写入开始位置设置为地址是3的位置，第七列的写入开始位置设置为地址是7的位置，第八列的写入开始位置设置为地址是15的位置，第九列的写入开始位置设置为地址是16的位置，第十列的写入开始位置设置为地址是20的位置，第十一列的写入开始位置设置为地址是22的位置，第十二列的写入开始位置设置为地址是22的位置，第十三列的写入开始位置设置为地址是27的位置，第十四列的写入开始位置设置为地址是27的位置，第十五列的写入开始位置设置为地址是28的位置，且第十六列的写入开始位置设置为地址是32的位置。

[0675] 当例如通过采用1024QAM作为调制方案，乘数设置为1时，且当一个码元的位数是10时，根据图25，存储器31具有10列，在行方向上存储10×1位，且在列方向上存储64800/（10×1）位。

[0676] 存储器31的10列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是3的位置，第三列的写入开始位置设置为地址是6的位置，第四列的写入开始位置设置为地址是8的位置，第五列的写入开始位置设置为地址是11的位置，第六列的写入开始位置设置为地址是13的位置，第七列的写入开始位置设置为地址是15的位置，第八列的写入开始位置设置为地址是17的位置，第九列的写入开始位置设置为地址是18的位置，且第十列的写入开始位置设置为地址是20的位置。

[0677] 当例如通过采用1024QAM作为调制方案，乘数设置为2时，且当一个码元的位数是10时，根据图25，存储器31具有20列，在行方向上存储10×2位，且在列方向上存储64800/（10×2）位。

[0678] 存储器31的20列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是1的位置，第三列的写入开始位置设置为地址是3的位置，第四列的写入开始位置设置为地址是4的位置，第五列的写入开始位置设置为地址是5的位置，第六列的写入开始位置设置为地址是6的位置，第七列的写入开始位置设置为地址是6的位置，第八列的写入开始位置设置为地址是9的位置，第九列的写入开始位置设置为地址是13的位置，第十列的写入开始位置设置为地址是14的位置，第十一列的写入开始位置设置为地址是14的位置，第十二列的写入开始位置设置为地址是16的位置，第十三列的写入开始位置设置为地址是21的位置，第十四列的写入开始位置设置为地址是21的位置，第十五列的写入开始位置设置为地址是23的位置，第十六列的写入开始位置设置为地址是25的位置，第十七列的写入开始位置设置为地址是25的位置，第十八列的写入开始位置设置为地址是26的位置，第十九列的写入开始位置设置为地址是28的位置，第二十列的写入开始位置设置为地址是30的位置。

[0679] 当例如通过采用4096QAM作为调制方案，乘数设置为1时，且当一个码元的位数是12时，根据图25，存储器31具有12列，在行方向上存储12×1位，且在列方向上存储64800/（12×1）位。

[0680] 存储器31的12列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是2的位置，第四列的写入开始位置设置为地址是2的位置，第五列的写入开始位置设置为地址是3的位置，第六列的写入开始位置设置为地址是4的位置，第七列的写入开始位置设置为地址是4的位置，第八列的写入开始位置设置为地址是5的位置，第九列的写入开始位置设置为地址是5的位置，第十列的写入开始位置设置为地址是7的位置，第十一列的写入开始位置设置为地址是8的位置，且第十二列的写入开始位置设置为地址是9的位置。

[0681] 当例如通过采用4096QAM作为调制方案，乘数设置为2时，且当一个码元的位数是12时，根据图25，存储器31具有24列，在行方向上存储12×2位，且在列方向上存储64800/（12×2）位。

[0682] 存储器31的24列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是5的位置，第三列的写入开始位置设置为地址是8的位置，第四列的写入开始位置设置为地址是8的位置，第五列的写入开始位置设置为地址是8的位置，第六列的写入开始位置设置为地址是8的位置，第七列的写入开始位置设置为地址是10的位置，第八列的写入开始位置设置为地址是10的位置，第九列的写入开始位置设置为地址是10的位置，第十列的写入开始位置设置为地址是12的位置，第十一列的写入开始位置设置为地址是13的位置，第十二列的写入开始位置设置为地址是16的位置，第十三列的写入开始位置设置为地址是17的位置，第十四列的写入开始位置设置为地址是19的位置，第十五列的写入开始位置设置为地址是21的位置，第十六列的写入开始位置设置为地址是22的位置，第十七列的写入开始位置设置为地址是23的位置，第十八列的写入开始位置设置为地址是26的位置，第十九列的写入开始位置设置为地址是37的位置，第二十列的写入开始位置设置为地址是39的位置，第二十一列的写入开始位置设置为地址是40的位置，第二十二列的写入开始位置设置为地址是41的位置，第二十三列的写入开始位置设置为地址是41的位置，且第二十四列的写入开始位置设置为地址是41的位置。

[0683] 图26图示列扭转交织所需的存储器31的列数和对于DVB-T.2标准中规定的码长N是16200的10个码率中每一个的LDPC码，每个调制方案的写入开始位置的地址。

[0684] 当例如通过采用QPSK作为调制方案，乘数设置为1，且一个码元的位数是2时，根据图26，存储器31具有两个列，在行方向上存储2×1位，且在列方向上存储16200/（2×1）位。

[0685] 存储器31的两个列中的第一列的写入开始位置设置为地址是0的位置且第二列的写入开始位置设置为地址是0的位置。

[0686] 当例如通过采用QPSK作为调制方案，乘数设置为2，且一个码元的位数是2时，根据图26，存储器31具有四个列，在行方向上存储2×2位，且在列方向上存储16200/（2×2）位。

[0687] 存储器31的四个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是2的位置，第三列的写入开始位置设置为地址是3的位置，且第四列的写入开始位置设置为地址是3的位置。

[0688] 当例如通过采用16QAM作为调制方案，乘数设置为1，且一个码元的位数是4时，根据图26，存储器31具有四个列，在行方向上存储4×1位，且在列方向上存储16200/（4×1）位。

[0689] 存储器31的四个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是2的位置，第三列的写入开始位置设置为地址是3的位置，且第四列的写入开始位置设置为地址是3的位置。

[0690] 当例如通过采用16QAM作为调制方案，乘数设置为2，且一个码元的位数是4时，根据图26，存储器31具有8列，在行方向上存储4×2位，且在列方向上存储16200/（4×2）位。

[0691] 存储器31的八个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是0的位置，第四列的写入开始位置设置为地址是1的位置，第五列的写入开始位置设置为地址是7的位置，第六列的写入开始位置设置为地址是20的位置，第七列的写入开始位置设置为地址是20的位置，且第八列的写入开始位置设置为地址是21的位置。

[0692] 当例如通过采用64QAM作为调制方案，乘数设置为1，且一个码元的位数是6时，根据图26，存储器31具有6列，在行方向上存储6×1位，且在列方向上存储16200/（6×1）位。

[0693] 存储器31的六个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是2的位置，第四列的写入开始位置设置为地址是3的位置，第五列的写入开始位置设置为地址是7的位置，第六列的写入开始位置设置为地址是7的位置。

[0694] 当例如通过采用64QAM作为调制方案，乘数设置为2，且一个码元的位数是6时，根据图26，存储器31具有12列，在行方向上存储6×2位，且在列方向上存储16200/（6×2）位。

[0695] 存储器21的12列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是0的位置，第四列的写入开始位置设置为地址是2的位置，第五列的写入开始位置设置为地址是2的位置，第六列的写入开始位置设置为地址是2的位置，第七列的写入开始位置设置为地址是3的位置，第八列的写入开始位置设置为地址是3的位置，第九列的写入开始位置设置为地址是3的位置，第十列的写入开始位置设置为地址是6的位置，第十一列的写入开始位置设置为地址是7的位置，且第十二列的写入开始位置设置为地址是7的位置。

[0696] 当例如通过采用256QAM作为调制方案，乘数设置为1时，且当一个码元的位数是8时，根据图26，存储器31具有8列，在行方向上存储8×1位，且在列方向上存储16200/（8×1）位。

[0697] 存储器31的八个列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是0的位置，第四列的写入开始位置设置为地址是1的位置，第五列的写入开始位置设置为地址是7的位置，第六列的写入开始位置设置为地址是20的位置，第七列的写入开始位置设置为地址是20的位置，且第八列的写入开始位置设置为地址是21的位置。

[0698] 当例如通过采用1024QAM作为调制方案，乘数设置为1时，且当一个码元的位数是10时，根据图26，存储器31具有10列，在行方向上存储10×1位，且在列方向上存储16200/（10×1）位。

[0699] 存储器31的10列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是1的位置，第三列的写入开始位置设置为地址是2的位置，第四列的写入开始位置设置为地址是2的位置，第五列的写入开始位置设置为地址是3的位置，第六列的写入开始位置设置为地址是3的位置，第七列的写入开始位置设置为地址是4的位置，第八列的写入开始位置设置为地址是4的位置，第九列的写入开始位置设置为地址是5的位置，且第十列的写入开始位置设置为地址是7的位置。

[0700] 当例如通过采用1024QAM作为调制方案，乘数设置为2时，且当一个码元的位数是10时，根据图26，存储器31具有20列，在行方向上存储10×2位，且在列方向上存储16200/（10×2）位。

[0701] 存储器31的20列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是0的位置，第四列的写入开始位置设置为地址是2的位置，第五列的写入开始位置设置为地址是2的位置，第六列的写入开始位置设置为地址是2的位置，第七列的写入开始位置设置为地址是2的位置，第八列的写入开始位置设置为地址是2的位置，第九列的写入开始位置设置为地址是5的位置，第十列的写入开始位置设置为地址是5的位置，第十一列的写入开始位置设置为地址是5的位置，第十二列的写入开始位置设置为地址是5的位置，第十三列的写入开始位置设置为地址是5的位置，第十四列的写入开始位置设置为地址是7的位置，第十五列的写入开始位置设置为地址是7的位置，第十六列的写入开始位置设置为地址是7的位置，第十七列的写入开始位置设置为地址是7的位置，第十八列的写入开始位置设置为地址是8的位置，第十九列的写入开始位置设置为地址是8的位置，且第二十列的写入开始位置设置为地址是10的位置。

[0702] 当例如通过采用4096QAM作为调制方案，乘数设置为1，且当一个码元的位数是12时，根据图26，存储器31具有12列，在行方向上存储12×1位，且在列方向上存储16200/（12×1）位。

[0703] 存储器31的12列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是0的位置，第四列的写入开始位置设置为地址是2的位置，第五列的写入开始位置设置为地址是2的位置，第六列的写入开始位置设置为地址是2的位置，第七列的写入开始位置设置为地址是3的位置，第八列的写入开始位置设置为地址是3的位置，第九列的写入开始位置设置为地址是3的位置，第十列的写入开始位置设置为地址是6的位置，第十一列的写入开始位置设置为地址是7的位置，且第十二列的写入开始位置设置为地址是7的位置。

[0704] 当例如通过采用4096QAM作为调制方案，乘数设置为2，且当一个码元的位数是12时，根据图26，存储器31具有24列，在行方向上存储12×2位，且在列方向上存储16200/（12×2）位。

[0705] 存储器31的24列中的第一列的写入开始位置设置为地址是0的位置，第二列的写入开始位置设置为地址是0的位置，第三列的写入开始位置设置为地址是0的位置，第四列的写入开始位置设置为地址是0的位置，第五列的写入开始位置设置为地址是0的位置，第六列的写入开始位置设置为地址是0的位置，第七列的写入开始位置设置为地址是0的位置，第八列的写入开始位置设置为地址是1的位置，第九列的写入开始位置设置为地址是1的位置，第十列的写入开始位置设置为地址是1的位置，第十一列的写入开始位置设置为地址是2的位置，第十二列的写入开始位置设置为地址是2的位置，第十三列的写入开始位置设置为地址是2的位置，第十四列的写入开始位置设置为地址是3的位置，第十五列的写入开始位置设置为地址是7的位置，第十六列的写入开始位置设置为地址是9的位置，第十七列的写入开始位置设置为地址是9的位置，第十八列的写入开始位置设置为地址是9的位置，第十九列的写入开始位置设置为地址是10的位置，第二十列的写入开始位置设置为地址是10的位置，第二十一列的写入开始位置设置为地址是10的位置，第二十二列的写入开始位置设置为地址是10的位置，第二十三列的写入开始位置设置为地址是10的位置，且第二十四列的写入开始位置设置为地址是11的位置。

[0706] 图27是图示由图8中的LDPC编码器115、位交织器116和QAM编码器117执行的处理的流程图。

[0707] LDPC编码器115在等待从BCH编码器114提供LDPC目标数据之后，在步骤S101将LDPC目标数据编码为LDPC码，并提供LDPC码到位交织器116，然后处理转入步骤S102。

[0708] 位交织器116在步骤S102执行来自LDPC编码器115的LDPC码的位交织并将通过码元化位交织之后的LDPC码而获得的码元提供到QAM编码器117，然后处理转入步骤S103。

[0709] 就是说，在步骤S102，在位交织器116（图9）中，奇偶性交织器23执行来自LDPC编码器115的LDPC码的奇偶性交织，并将奇偶性交织之后的LDPC码提供到列扭转交织器24。

[0710] 列扭转交织器24执行来自奇偶性交织器23的LDPC码的列扭转交织以提供到去复用器25。

[0711] 去复用器25执行交换处理，以在列扭转交织器24的列扭转交织之后交换LDPC码的码位并使得交换之后的码位是码元的码元位（表示码元的位）。

[0712] 在这里，去复用器25的交换处理可以根据图18和图19中图示的第一到第四交换方案执行且可以根据分配规则执行。分配规则是用于将LDPC码的码位分配给表示码元的码元位的规则且这在之后详细地描述。

[0713] 由去复用器25的交换处理获得的码元从去复用器25提供到QAM编码器117。

[0714] QAM编码器117在步骤S103将来自去复用器25的码元映射到由QAM编码器117执行的正交调制的调制方案定义的信号点上以执行正交调制，并将作为结果获得的数据提供到时间交织器118。

[0715] 如上所述，可以通过执行奇偶性交织和列扭转交织来改进LDPC码的多个码位作为一个码元传输的情况下的抗擦除和突发差错性。

[0716] 在这里，作为执行奇偶性交织的模块的奇偶性交织器23和作为执行列扭转交织的模块的列扭转交织器24为了说明的方便起见在图9中分开地形成；然而，奇偶性交织器23和列扭转交织器24可以集成地形成。

[0717] 就是说，奇偶性交织和列扭转交织可以通过写入码位到存储器和从存储器读取码位来执行，且可以由用于将写入码位的致辞（写入地址）转换为读取码位的地址（读取地址）的矩阵表示。

[0718] 因此，通过获得通过将表示奇偶性交织的矩阵乘以表示列扭转交织的矩阵而获得的矩阵，可以通过由矩阵转换码位而获得执行奇偶性交织并在奇偶性交织之后执行LDPC码的列扭转交织的结果。

[0719] 除奇偶性交织器23和列扭转交织器24之外，也可以集成地形成去复用器25。

[0720] 就是说，由去复用器25执行的交换处理也可以由用于将存储LDPC码的存储器31的写入地址转换为读取地址的矩阵表示。

[0721] 因此，通过获得通过表示奇偶性交织的矩阵、表示列扭转交织的矩阵和表示交换处理的矩阵一起相乘而获得的矩阵，可以由矩阵集合地执行奇偶性交织、列扭转交织和交换处理。

[0722] 同时，至于奇偶性交织和列扭转交织，可以执行它们中的任何一个或者都不执行。

[0723] 接下来参考图28到图30描述对于图8中的传输装置11执行的位差错率的测量的模拟。

[0724] 通过采用其中D/U是0dB的具有颤动的通信信道来执行模拟。

[0725] 图28图示模拟中采用的通信信道的模型。

[0726] 也就是，图28A图示模拟中采用的颤动的模型。

[0727] 图28B图示由图28A中的模型图示的具有颤动的通信信道的模型。

[0728] 同时，在图28B中，H表示图28A中的颤动的模型。在图28B中，N表示ICI（载波间干扰）且其功率的期望值E[N2]由模拟中的AWGN近似。

[0729] 图29和图30图示由模拟获得的位差错率和颤动的多普勒频率fd之间的关系。

[0730] 同时，图29图示当调制方案是16QAM、码率（r）是（3/4）且交换方案是第一交换方案时位差错率和多普勒频率fd之间的关系。图30图示当调制方案是64QAM、码率（r）是（5/6）且交换方案是第一交换方案时位差错率和多普勒频率fd之间的关系。

[0731] 另外，在图29和图30中，粗线指示当执行奇偶性交织、列扭转交织和交换处理中的全部时位差错率和多普勒频率fd之间的关系，且细线指示当仅执行奇偶性交织、列扭转交织和交换处理中的交换处理时位差错率和多普勒频率fd之间的关系。

[0732] 在图29和图30两者中，应当理解当执行奇偶性交织、列扭转交织和交换处理中的全部时相比仅执行交换处理的情况位差错率改进了（变得更低）。

[0733] [LDPC编码器115的配置实例]

[0734] 图31是图示图8中的LDPC编码器115的配置实例的框图。

[0735] 同时，图8中的LDPC编码器122也以同样方式构成。

[0736] 如图12和图13所示，在DVB-T.2标准中规定64800位和16200位的两个码长N的LDPC码。

[0737] 至于其码长N是64800位的LDPC码，规定11个码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10，且至于其码长N是16200位的LDPC码，规定10个码率1/4、1/3、2/5、1/2、
3/5、2/3、3/4、4/5、5/6和8/9（参考图12和图13）。

[0738] LDPC编码器115例如可以根据对于每个码长N和每个码率准备的奇偶校验矩阵H，通过码长N是64800位或者16200位的每个码率的这种LDPC码来执行编码（纠错编码）。

[0739] LDPC编码器115由编码处理器601和存储单元602构成。

[0740] 编码处理器601由码率设置单元611、初始值表读取单元612、奇偶校验矩阵生成单元613、信息位读取单元614、编码奇偶性计算单元615和控制单元616构成，且其执行提供到LDPC编码器115的LDPC目标数据的LDPC编码，并将作为结果获得的LDPC码提供到位交织器116（图8）。

[0741] 也就是，例如，码率设置单元611根据操作者等的操作设置LDPC码的码长N和码率。

[0742] 初始值表读取单元612从存储单元602读取与由码率设置单元611设置的码长N和码率对应的将在后面描述的奇偶校验矩阵初始值表。

[0743] 奇偶校验矩阵生成单元613通过基于由初始值表读取单元612读取的奇偶校验矩阵初始值表在列方向上以360列的周期（列数P是循环结构的单元）排列与根据由码率设置单元611设置的码长N和码率的信息长度K（=码长N-奇偶性长度M）对应的信息矩阵HA的元素1来生成奇偶校验矩阵H，并将其存储在存储单元602中。

[0744] 信息位读取单元614从提供到LDPC编码器115的LDPC目标数据读取（提取）与信息长度K一样多的信息位。

[0745] 编码奇偶性操作单元615从存储单元602读取由奇偶校验矩阵生成单元613生成的奇偶校验矩阵H，并使用奇偶校验矩阵H基于预定等式计算由信息位读取单元614读取的信息位的奇偶校验位，由此生成代码字（LDPC码）。

[0746] 控制器616控制构成编码处理器601的每个块。

[0747] 例如，对于比如64800位和16200位的每一码长N与图12和13中图示的多个码率等对应的多个奇偶校验矩阵初始值表等存储在存储单元602中。存储单元602临时存储在编码处理器601的处理中所需的数据。

[0748] 图32是图示图31中的LDPC编码器115的处理的流程图。

[0749] 在步骤S201，码率设置单元611确定（设置）以其执行LDPC编码的码长N和码率r。

[0750] 在步骤S202，初始值表读取单元612从存储单元602读取与由码率设置单元611确定的码长N和码率r对应地预先确定的奇偶校验矩阵初始值表。

[0751] 在步骤S203，奇偶校验矩阵生成单元613使用由初始值表读取单元612从存储单元602读取的奇偶校验矩阵初始值表，获得（生成）具有由码率设置单元611确定的码长N和码率r的LDPC码的奇偶校验矩阵H，并将其提供到存储单元602以进行存储。

[0752] 在步骤S204，信息位读取单元614从提供到LDPC编码器115的LDPC目标数据读取与由码率设置单元611确定的码长N和码率r对应的信息长度K（=N×r）的信息位，并从存储单元602读取由奇偶校验矩阵生成单元613获得的奇偶校验矩阵H以提供给编码奇偶性操作单元615。

[0753] 在步骤S205，编码奇偶性操作单元615顺序地计算满足公式（8）的代码字c的奇偶校验位。

[0754] HcT=0 …（8）

[0755] 在等式（8）中，c表示作为代码字（LDPC码）的行矢量且cT表示行矢量c的转置。

[0756] 在这里，如上所述，当作为LDPC码（一个代码字）的行矢量c的信息位的一部分和奇偶校验位的一部分分别由行矢量A和行矢量T表示时，通过作为信息位的行矢量A和作为奇偶校验位的行矢量T，行矢量c可以由等式c=[A|T]表示。

[0757] 奇偶校验矩阵H和作为LDPC码的行矢量c=[A|T]需要满足等式HcT=0，且当奇偶校验矩阵H=[HA|HT]的奇偶性矩阵HT具有如图11所示的阶梯结构时，可以通过从等式HcT=0中的列矢量HcT的第一行的元素开始依次设置每一行的元素为0，来顺序地获得作为构成满足这种等式HcT=0的行矢量c=[A|T]的奇偶校验位的行矢量T。

[0758] 当编码奇偶性操作单元615获得用于信息位A的奇偶校验位T时，作为信息位A的LDPC编码的结果，其输出由信息位A和奇偶校验位T表示的代码字c=[A|T]。

[0759] 此后，在步骤S206，控制器616判断是否结束LDPC编码。在步骤S206，当判断LDPC编码未结束时，也就是，例如，当仍然有要进行LDPC编码的LDPC目标数据时，处理返回到步骤S201（或者步骤S204）并在下面重复在步骤S201（或者步骤S204）到S206的处理。

[0760] 当在步骤S206判断LDPC编码结束时，也就是，例如，没有要进行LDPC编码的LDPC目标数据时，LDPC编码器115结束处理。

[0761] 以该方式，准备与每一码长N和每一码率r对应的奇偶校验矩阵初始值表，且LDPC编码器115使用从与预定的码长N和预定的码率r对应的奇偶校验矩阵初始值表生成的奇偶校验矩阵H，执行具有预定的码长N和预定的码率r的LDPC编码。

[0762] [奇偶校验矩阵初始值表的示例]

[0763] 奇偶校验矩阵初始值表是指示对于每360列（作为循环结构的单元的列数P）与信息长度K对应的信息矩阵H（A 图10）的元素1的位置的表，该信息长度K根据奇偶校验矩阵的LDPC码（由奇偶校验矩阵H定义的LDPC码）的码长N和码率r。

[0764] 图33是图示奇偶校验矩阵初始值表的实例的简图。

[0765] 也就是，图33图示DVB.T-2标准中规定的码长N是16200位且码率（在DVB.T-2的注释中的码率）r是1/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0766] 奇偶校验矩阵生成单元613（图31）使用奇偶校验矩阵初始值表以下列方式获得奇偶校验矩阵H。

[0767] 也就是，图34是图示从奇偶校验矩阵初始值表获得奇偶校验矩阵H的方法。

[0768] 同时，图34中的奇偶校验矩阵初始值表图示用于DVB.T-2标准中规定的码长N是16200位且码率r是2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0769] 奇偶校验矩阵初始值表是指示如上所述对于每360列（作为循环结构的单元的列数P）与信息长度K对应的信息矩阵HA（图10）的元素1的位置的表，该信息长度K根据LDPC码的码长N和码率r，其中在第i行中排列与第1+360×（i-1）列的列权重的数目一样多的奇偶校验矩阵H的第1+360×（i-1）列的元素1的行号（奇偶校验矩阵H的第一行的行号是0）。

[0770] 在这里，与奇偶校验矩阵H的奇偶性长度M对应的奇偶性矩阵HT（图10）确定为如图21中所示，以使得根据奇偶校验矩阵初始值表获得与奇偶校验矩阵H的信息长度K对应的信息矩阵H（A 图10）。

[0771] 奇偶校验矩阵初始值表的行数k+1根据信息长度K而不同。

[0772] 信息长度K和奇偶校验矩阵初始值表的函数k+1满足等式（9）中的关系。

[0773] K=(k+1)×360 …（9）

[0774] 在这里，等式（9）中的360是如图22所示的作为循环结构的单元的列数P。

[0775] 在图34中的奇偶校验矩阵初始值表中，在第一到第三行的每一个中排列13个值且在第四到第K+1行（图34中的第30行）的每一个中排列3个值。

[0776] 因此，从图34中的奇偶校验矩阵初始值表获得的奇偶校验矩阵H的列权重从第一列到第1+360×（3-1）-1列是13，且从第1+360×（3-1）列到第K列是3。

[0777] 图34中的奇偶校验矩阵初始值表的第一行是0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622，且这指示在奇偶校验矩阵H的第一列中行号是0、
2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622的行的元素是1（且其他元素是0）。

[0778] 此外，图34中的奇偶校验矩阵初始值表的第二行是1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108，且这指示奇偶校验矩阵H的第361（=1+360×（2-1）列中行号是1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108的行的元素是1。

[0779] 如上所述，奇偶校验矩阵初始值表指示对于每360列奇偶校验矩阵H的信息矩阵HA的元素1的位置。

[0780] 除了奇偶校验矩阵H的第1+360×（i-1）列之外的列，也就是，从第2+360×（i-1）列到第360×i列的每一列通过根据奇偶性长度M向下（在向着列的下部的方向上）对由奇偶校验矩阵初始值表确定的第1+360×（i-1）列的元素1周期性地执行循环移位而获得，以进行排列。

[0781] 也就是，例如，第2+360×（i-1）列通过第1+360×（i-1）列向下循环移位M/360（=q）而获得，且接下来的第3+360×（i-1）列通过第1+360×（i-1）列向下循环移位2×M/360（=2×q）（第2+360×（i-1）列向下循环移位M/360（=q）来获得

[0782] 在这里，如果奇偶校验矩阵初始值表的第i行（从顶部起的第i行）第j列（从左边起的第j列）值表示为hi,j且奇偶校验矩阵H的第w列的第j元素1的行号表示为Hw-j，则作为奇偶校验矩阵H的除了第1+360×（i-1）列之外的列的第w列的元素1的行号Hw-j可以通过公式（10）获得。

[0783] Hw-j=mod{hi,j+mod((w-1),P)×q,M) …（10）

[0784] 在这里，mod（x,y）表示当x除以y时获得的余数。

[0785] 此外，P表示上述的作为循环结构的单元的列数，例如其在DVB-T.2标准中设置为如上所述的360。另外，q表示通过将奇偶性长度M除以作为循环结构的单元的列数P（=360）而获得的值M/360。

[0786] 奇偶校验矩阵生成单元613（图31）通过奇偶校验矩阵初始值表指定奇偶校验矩阵的第1+360×（i-1）列的元素1的行号。

[0787] 另外，奇偶校验矩阵生成单元613（图31）根据等式（10）获得作为奇偶校验矩阵H的除了第1+360×（i-1）列之外的列的第w列的元素1的行号Hw-j，并生成其中从以上获得的行号的元素是1的奇偶校验矩阵H。

[0788] [适于移动终端的LDPC码]

[0789] 如果可以实现用于移动终端的数字广播而尽可能地不改变基于用于固定终端的数字广播的标准，例如，DVB-T.2的传输装置和接收装置的规格，则这是成本有益的。

[0790] 在这里，DVB-T.2中规定64k位和16k位这两个码长N的LDPC码。

[0791] 如果在用于移动终端的数字广播中采用DVB-T.2中规定的LDPC码，则较短码长的LDPC码相比较长码长的LDPC码可以使得LDPC码的解码所需的存储器和延迟更小，以使得在用于移动终端的数字广播中适于采用DVB-T.2中规定的两个码长的LDPC码中码长较多的16k位LDPC码。

[0792] 然而，在移动终端中，例如，相比固定终端的情况可能限制LDPC码的解码的重复数目（重复解码的次数C），以减小比如LDPC码的解码之类的处理所需的负荷，且在用于移动终端的数字广播中DVB-T.2中规定的16k位LDPC码中抗差错性可能不足。

[0793] 因此，传输装置11（图7）可以使用比DVB-T.2中规定的16k位LDPC码更有抗差错性的新的16k位LDPC码作为适于用于移动终端的数字广播的LDPC码（在下文中，也称为用于移动的LDPC码）来实现用于移动终端的数字广播。

[0794] 同时，至于用于移动的LDPC码，从尽可能地维持与DVB-T.2的兼容性的观点，如在DVB-T.2中规定的LDPC码的情况下那样奇偶校验矩阵H的奇偶性矩阵HT具有阶梯结构（图11）。

[0795] 另外，至于用于移动的LDPC码，如DVB-T.2中规定的LDPC码的情况那样，奇偶校验矩阵H的信息矩阵HA具有循环结构且作为循环结构的单元的列数P设置为360。

[0796] 图35到图43是图示如上所述码长N是16k位的（用于移动的）LDPC码的奇偶校验矩阵初始值表的实例的简图。

[0797] 也就是，图35图示用于码长N是16k位且码率r是1/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0798] 图36图示用于码长N是16k位且码率r是4/15的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0799] 图37图示用于码长N是16k位且码率r是1/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0800] 图38图示用于码长N是16k位且码率r是2/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0801] 图39图示用于码长N是16k位且码率r是4/9的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0802] 图40图示用于码长N是16k位且码率r是7/15的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0803] 图41图示用于码长N是16k位且码率r是8/15的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0804] 图42图示用于码长N是16k位且码率r是3/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0805] 图43图示用于码长N是16k位且码率r是2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。

[0806] LDPC编码器115（图8和图31）对于用于移动终端的数字广播，使用从图35到图43中图示的奇偶校验矩阵初始值表获得的奇偶校验矩阵H，执行码长N是16k位且码率r是九个类型1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3中的任何一个的LDPC码的编码。

[0807] 使用从图35到图43中的奇偶校验矩阵初始值表获得的奇偶校验矩阵H获得的LDPC码是高性能的LDPC码。

[0808] 在这里，术语“高性能的LDPC码”意在指从适当的奇偶校验矩阵H获得的LDPC码。

[0809] 术语“适当的奇偶校验矩阵H”意在指满足预定条件以使得当从奇偶校验矩阵H获得的LDPC码以低Es/No（每码元信号噪声功率比）或者Eb/No（每位信号噪声功率比）传输时BER（位差错率）较低的奇偶校验矩阵。

[0810] 适当的奇偶校验矩阵H例如可以通过在从满足预定条件的各种奇偶校验矩阵获得的LDPC码以低Es/No传输的时候的BER的测量的模拟获得。

[0811] 例如，适当的奇偶校验矩阵H应该满足的预定条件包括通过称为密度演化的代码性能的分析方法获得的优良分析结果，不存在称为周期-4的元素1的环，等等。

[0812] 在这里，已知何在信息矩阵HA中元素1作为周期-4闭合时LDPC码的解码性能恶化，以使得需要不存在周期-4作为适当的奇偶校验矩阵H应该满足的预定条件。

[0813] 同时，适当的奇偶校验矩阵H应该满足的预定条件可以适当地根据LDPC码的解码性能的改进、LDPC码的解码处理的便利（简化）等的观点来确定。

[0814] 图44和图45是图示以其获得作为适当的奇偶校验矩阵H应该满足的预定条件的分析结果的密度演化的简图。

[0815] 密度演化是代码的分析方法，其计算将在后面描述的度序列特性化的码长N是∞的整个LDPC码（全体）的差错概率的期望值。

[0816] 例如，当噪声的方差值在AWGN信道上设置为从0变大时，初始为0的某个全体的差错概率的期望值当噪声的方差值变为某个阈值或者更大时不再是0。

[0817] 根据密度演化，可以通过比较差错概率的期望值不再是0处的噪声的方差值的阈值（在下文中，也称为性能阈值）来确定全体的性能（奇偶校验矩阵的适当性）是否是优良的。

[0818] 同时，可以通过确定LDPC码属于的全体和对该全体执行密度演化来预测特定LDPC码的大致性能。

[0819] 因此，当找到高性能的全体时，可以从属于全体的LDPC码找到高性能的LDPC码。

[0820] 在这里，上述度序列指示具有每一值的权重的变量节点和校验节点对LDPC码的码长N的比率。

[0821] 例如，码率是1/2的规则（3,6）LDPC码属于其中全部变量节点的权重（列权重）是3且全部校验节点的权重（行权重）是6的度序列特性化的全体。

[0822] 图44图示这种全体的Tanner曲线图。

[0823] 在图44中的Tanner曲线图中，存在由附图中的圆圈（○）表示的N（等于码长N）个变量节点和由附图中的（□）表示的N/2（等于通过码率1/2乘以码长N获得的乘积）个校验节点。

[0824] 数目等于列权重的三个边缘连接到每一变量节点，以使得存在连接到N个变量节点的总共3N个边缘。

[0825] 此外，数目等于行权重的六个边缘连接到每一校验节点，以使得存在连接到N/2个校验节点的总共3N个边缘。

[0826] 另外，在图44中的Tanner曲线图中存在一个交织器。

[0827] 交织器随机地重排连接到N个变量节点的3N个边缘，且将重排的边缘连接到3N个边缘（连接到N/2个校验节点）的任意一个。

[0828] 存在交织器重排连接到N个变量节点的3N个边缘的(3N)!(=(3N)×(3N-1)×···×1)个重排模式。因此，由其中全部变量节点的权重是3且全部校验节点的权重是
6的度序列特性化的全体是一组(3N)!个LDPC码。

[0829] 在用于获得高性能的LDPC码（适当的奇偶校验矩阵）的模拟中，在密度演化中使用多边缘类型的全体。

[0830] 在多边缘类型中，连接到变量节点的边缘和连接到校验节点的边缘通过的交织器被分为多边缘交织器，以使得更严格地特性化全体。

[0831] 图45图示多边缘类型全体的Tanner曲线图的实例。

[0832] 在图45的Tanner曲线图中，存在两个交织器，即第一交织器和第二交织器。

[0833] 在图45的Tanner曲线图中，存在一个边缘连接到第一交织器而没有边缘连接到第二交织器的v1个变量节点，一个边缘连接到第一交织器且两个边缘连接到第二交织器的v2个变量节点，和没有边缘连接到第一交织器且两个边缘连接到第二交织器的v3个变量节点。

[0834] 另外，在图45的Tanner曲线图中，存在两个边缘连接到第一交织器而没有边缘连接到第二交织器的c1个校验节点，两个边缘连接到第一交织器且两个边缘连接到第二交织器的c2个校验节点，和没有边缘连接到第一交织器且三个边缘连接到第二交织器的c3个校验节点。

[0835] 在这里，例如，在“On the Design of Low-Density Parity-Check Codes within 0.0045dB of the Shannon Limit”，S.Y.Chung、G.D.Forney、T.J.Richardson和R.Urbanke，IEEE Communications Leggers，VOL.5，NO.2，2001年2月中描述了密度演化及其实现。

[0836] 在图35到图43中用于获得用于移动的LDPC码（的奇偶校验矩阵初始值表）的模拟中，通过多边缘类型密度演化找到其中作为BER开始减小（降低）处的Eb/No的性能阈值是预定值或者更小的全体，且在用于移动终端的数字广播中使用的多个调制方案（比如16QAM和64QAM）中减小BER的LDPC码被选为属于该全体的LDPC码中的高性能的LDPC码。

[0837] 在这里，因为相比固定终端在移动终端中抗差错性恶化，例如，采用其中信号点的数目相对小的调制方案，比如QPSK、16QAM和64QAM，以改进用于移动终端的数字广播中的抗差错性。

[0838] 上述图35到图43中的奇偶校验矩阵初始值表是通过上述模拟获得的码长N是16k位的LDPC码的奇偶校验矩阵初始值表。

[0839] 图46是图示从图35到图43中的码长N是16k位的九个类型1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3的LDPC码的奇偶校验矩阵初始值表获得的奇偶校验矩阵H的最小周期长度和性能阈值的简图。

[0840] 从图35到图43中的奇偶校验矩阵初始值表获得的奇偶校验矩阵H中的码率r是1/5、4/15和3/5的奇偶校验矩阵H的最小周期长度是八个周期且码率r是1/3、2/5、4/9、7/15、
8/15和2/3的奇偶校验矩阵H的最小周期长度是六个周期。

[0841] 因此，在从图35到图43的奇偶校验矩阵初始值表获得的奇偶校验矩阵H中没有周期-4。

[0842] 此外，因为LDPC码的冗余随着码率r变小而变大，所以随着码率r变小趋向于改进性能阈值（更小）。

[0843] 图47是图示图35到图43中的（从奇偶校验矩阵初始值表获得的）奇偶校验矩阵H（在下文中，也称为用于移动的LDPC码的奇偶校验矩阵H）。

[0844] 列权重对于用于移动的LDPC码的奇偶校验矩阵H的第一到第KX列是X，列权重对于接下来的KY1列是Y1，列权重对于接下来的KY2列是Y2，列权重对于接下来的M-1列是2，列权重对于最后一列是1。

[0845] 在这里，KX+KY1+KY2+M-1+1等于码长N=16200位。

[0846] 图48是图示对于用于移动的LDPC码的每一码率r（=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3）在图47中的列数KX、KY1、KY2和M以及列权重X、Y1和Y2。

[0847] 至于码长N是16k的用于移动的LDPC码的奇偶校验矩阵H，如图12和图13中图示的DVB-T.2中规定的奇偶校验矩阵的情况那样，更接近顶部（左边）列的列的列权重趋向于更大，以使得更接近用于移动的LDPC码的顶部码位的码位趋向于更耐受差错（具有抗差错性）。

[0848] 图49是图示图35到图43中用于移动的LDPC码的BER的模拟的结果的简图。

[0849] 在该模拟中，假定AWGN通信信道（信道），采用BPSK作为调制方案且采用50次作为重复解码的次数C。

[0850] 在图49中，沿着横坐标绘制Es/No（每码元信号噪声功率比）且沿着纵坐标绘制BER。

[0851] 在这里，至于用于移动的LDPC码的码率r=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3中的1/5、1/3、2/5、4/9、3/5和2/3，DVB-T.2中规定相同码率的码长N是16k的LDPC码（在下文中，也称为标准16k码）。

[0852] 在模拟中，至于码率r是1/5、1/3、2/5、4/9、3/5和2/3的用于移动的LDPC码，确认所有码率r的用于移动的LDPC码的BER的性能比DVB-T.2中规定的相同码率的标准16k码的BER更好，因此，根据用于移动的LDPC码，可以改进抗差错性。

[0853] 在这里，与用于移动的LDPC码的码率r1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3中的4/15、7/15和8/15相同的码率在标准16k码中不存在。

[0854] 换句话说，在标准16k码中不存在的码率r是4/15、7/15和8/15的LDPC码存在于用于移动的LDPC码中。

[0855] 如上所述，因为在标准16k码中不存在的码率r是4/15、7/15和8/15的LDPC码作为用于移动的LDPC码存在，用于移动的LDPC码的码率r（=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5和2/3）的BER布置Es/No的方向上在比大约1dB的预定间隔相对短的规则间隔，如图49所示。

[0856] 另一方面，至于标准16k码，因为4/15、7/15和8/15不作为标准16k码的码率r存在，在1/5的码率r（在DVB-T.2的注释中1/4）的BER和1/3的码率r的BER之间以及在4/9的码率r（在DVB-T.2的注释中1/2）的BER和3/5的码率r的BER之间在Es/No的方向上存在大约2dB的相对大的间隔，且标准16k码的BER的排列由于这种大的间隔而变得不规律。

[0857] 对于通过传输装置11广播节目的广播组织，存在可以根据具有用于移动的LDPC码的信道（通信信道13）的条件等容易地选择用于广播的码率的优点，在该用于移动的LDPC码中，BER排列在大约1db的相对小的规则间隔或者小于标准16k码，在标准16k码中，存在在BER的排列中具有大约2db的大的间隔的部分且BER不规则地排列。

[0858] [接收装置12的配置实例]

[0859] 图50是图示图7中的接收装置12的配置实例的框图。

[0860] OFDM操作单元151从传输装置11（图7）接收OFDM信号，并执行OFDM信号的信号处理。由OFDM操作单元151的信号处理获得的数据（码元）提供到帧管理单元152。

[0861] 帧管理单元152执行由从OFDM操作单元151提供的码元构成的帧的处理（帧解释），并将作为结果获得的目标数据的码元和控制数据的码元提供到频率去交织器161和153。

[0862] 频率去交织器153对于来自帧管理单元152的码元以码元为单位执行频率去交织，以提供到QAM解码器154。

[0863] QAM解码器154解映射来自频率去交织器153的码元（布置到信号点上的码元）（执行信号点排列解码），以执行其正交解调，并将作为结果获得的数据（LDPC码）提供到LDPC解码器155。

[0864] LDPC解码器155执行来自QAM解码器154的LDPC码的LDPC解码，并将作为结果获得的LDPC目标数据（在这里，BCH码）提供到BCH解码器156。

[0865] BCH解码器156执行来自LDPC解码器155的LDPC目标数据的BCH解码，并输出作为结果获得的控制数据（信令）。

[0866] 另一方面，频率去交织器161对于来自帧管理单元152的码元以码元为单位执行频率去交织，以提供到MISO/MIMO解码器162。

[0867] MISO/MIMO解码器162执行来自频率去交织器161的数据（码元）的时空解码，以提供到时间去交织器163。

[0868] 时间去交织器163以码元为单位执行来自MISO/MIMO解码器162的数据（码元）的去交织以提供到QAM解码器164。

[0869] QAM解码器164解映射来自时间去交织器163的码元（布置到信号点上的码元）（执行信号点排列解码），以执行其正交解调，并将作为结果获得的数据（码元）提供到位去交织器165。

[0870] 位去交织器165执行来自QAM解码器164的数据（码元）的位去交织，并将作为结果获得的LDPC码提供到LDPC解码器166。

[0871] LDPC解码器166执行来自位去交织器165的LDPC码的LDPC解码，并将作为结果获得的LDPC目标数据（在这里，BCH码）提供到BCH解码器167。

[0872] BCH解码器167执行来自LDPC解码器155的LDPC目标数据的BCH解码，并将作为结果获得的数据提供到BB解扰器168。

[0873] BB解扰器168对来自BCH解码器167的数据应用能量逆扩散处理，并将作为结果获得的数据提供到空位删除单元169。

[0874] 空位删除单元169从来自BB解扰器168的数据删除由图8中的微调电容器112插入的空位，并将其提供到去复用器170。

[0875] 去复用器170分离复用为来自空位删除单元169的数据的一个或多个流（目标数据），并将其作为输出流输出。

[0876] 图51是图示图50中的位去交织器165的配置实例的框图。

[0877] 由复用器（MUX）54和列扭转去交织器55构成的位去交织器165执行来自QAM解码器164（图50）的码元的码元位的（位）去交织。

[0878] 也就是，复用器54对来自QAM解码器164的码元的码元位执行与由图9中的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），也就是，将由交换处理交换的LDPC码的码位（码元位）的位置返回到原始位置，并将作为结果获得的LDPC码提供到列扭转去交织器55。

[0879] 列扭转去交织器55对来自复用器54的LDPC码执行与作为由图9中的列扭转交织器24执行的重排处理的列扭转交织对应的列扭转去交织（列扭转交织的逆处理），也就是，列扭转去交织，例如，作为将LDPC码（其排列由作为重排处理的列扭转交织改变）的码位返回到初始排列的逆重排处理。

[0880] 具体地说，列扭转去交织器55将LDPC码的码位写入以与如图24所示的存储器31同样的方式构成的用于去交织的存储器等/从其读取LDPC码的码位，由此执行列扭转去交织。

[0881] 在列扭转去交织器55中，使用在从存储器31读取码位时的读取地址作为写入地址，在用于去交织的存储器的行方向上执行码位的写入。此外，使用在将码位写入存储器31时的写入地址作为读取地址，在用于去交织的存储器的列方向上执行码位的读取。

[0882] 作为列扭转去交织的结果获得的LDPC码从列扭转去交织器55提供到LDPC解码器166。

[0883] 在这里，虽然奇偶性交织、列扭转交织和交换处理依次应用于从QAM解码器164提供到位去交织器165的LDPC码，但是在位去交织器165中分别仅执行与交换处理对应的逆交换和与列扭转交织对应的列扭转去交织，以使得不执行与奇偶性交织对应的奇偶性去交织（奇偶性交织的逆处理），也就是，将其排列由奇偶性交织改变的LDPC码的码位返回到初始排列的奇偶性去交织。

[0884] 因此，逆交换处理和列扭转去交织应用到而奇偶性去交织未应用到的LDPC码从位去交织器165（的列扭转去交织器55）提供到LDPC解码器166。

[0885] LDPC解码器166使用通过至少对在LDPC编码中由图8中的LDPC编码器115使用的奇偶校验矩阵H应用与奇偶性交织对应的列置换而获得的转换奇偶校验矩阵，执行来自位去交织器165的LDPC码的LDPC解码，并将作为结果获得的数据作为LDPC目标数据的解码结果输出。

[0886] 图52是图示由图51中的QAM解码器164、位去交织器165和LDPC解码器166执行的处理的流程图。

[0887] 在步骤S111，QAM解码器164解映射来自时间去交织器163的码元（映射到信号点上的码元）以执行正交解调，并将其提供到位去交织器165，然后处理转入步骤S112。

[0888] 在步骤S112，位去交织器165执行来自QAM解码器164的码元的码元位的去交织（位去交织），且处理转入步骤S113。

[0889] 也就是，在步骤S112，复用器54执行来自QAM解码器164的码元的码元位的逆交换处理，并将作为结果获得的LDPC码的码位提供到位去交织器165中的列扭转去交织器55。

[0890] 列扭转去交织器55对来自复用器54的LDPC码执行列扭转去交织，并将作为结果获得的LDPC码提供到LDPC解码器166。

[0891] 在步骤S113，LDPC解码器166使用通过至少将与奇偶性交织对应的列置换应用到在LDPC编码中由图8中的LDPC编码器115使用的奇偶校验矩阵H而获得的转换奇偶校验矩阵，执行来自列扭转去交织器55的LDPC码的LDPC解码，并将作为结果获得的数据作为LDPC目标数据的解码结果输出到BCH解码器167。

[0892] 同时，虽然为了说明的方便起见，执行逆交换处理的复用器54和执行列扭转去交织的列扭转去交织器55如在图9中那样在图51中也分开地形成，复用器54和列扭转去交织器55可以集成地形成。

[0893] 当列扭转交织不由图9中的位交织器116执行时，不需要在图51中的位去交织器165中提供列扭转去交织器55。

[0894] 接下来，进一步描述由图50中的LDPC解码器166执行的LDPC解码。

[0895] 图50中的LDPC解码器166使用通过至少对如上所述LDPC编码中由图8中的LDPC编码器115使用的奇偶校验矩阵H应用与奇偶性交织对应的列置换而获得的转换奇偶校验矩阵，执行来自列扭转去交织器55的对其应用逆交换处理和列扭转去交织且不应用奇偶性交织的LDPC码的LDPC解码。

[0896] 在这里，现有技术提出通过执行使用转换奇偶校验矩阵的LDPC解码而能够将操作频率限制在充分可行的范围内同时限制电路尺寸的LDPC解码（例如，参考专利No.4224777）。

[0897] 因此，首先参考图53到图56描述现有技术中提出的使用转换奇偶校验矩阵的LDPC解码。

[0898] 图53图示码长N是90且码率是2/3的LDPC码的奇偶校验矩阵H的实例。

[0899] 同时，在图53中（也在将在后面描述的图54和图55中），0由句点（.）表示。

[0900] 在图53中的奇偶校验矩阵H中，奇偶性矩阵具有阶梯结构。

[0901] 图54图示通过将等式（11）中的行置换和等式（12）中的列置换应用于图53中的奇偶校验矩阵H而获得的奇偶校验矩阵H'。

[0902] 行置换:第6s+t+1行到第5t+s+1行 …（11）

[0903] 列置换:第6x+y+61列到第5y+x+61列 …（12）

[0904] 在等式（11）和（12）中，s、t、x和y分别是满足0≤s＜5、0≤t＜6、0≤x＜5和0≤y＜6的范围内的整数。

[0905] 根据等式（11）的行置换，置换以分别使得当除以6时留下余数1的第1、第7、第13、第19和第26行是第1、第2、第3、第4和第5行，且当除以6时留下余数2的第2、第8、第14、第20和第26行是第6、第7、第8、第9和第10行。

[0906] 此外，根据等式（12）的列置换，对于第61和随后的列（奇偶性矩阵），置换以使得当除以6时具有余数1的第61、第67、第73、第79和第85列是第61、第62、第63、第64和第65列，且当除以6时具有余数2的第62、第68、第74、第80和第86列是第66、第67、第68、第69和第70列。

[0907] 通过以该方式执行图53中的奇偶校验矩阵H的行置换和列置换而获得的矩阵是图54中的奇偶校验矩阵H'。

[0908] 在这里，奇偶校验矩阵H的行置换不影响LDPC码的码位的排列。

[0909] 等式（12）中的列置换对应于当上述将第K+qx+y+1码位交织到第K+Py+x+1码位的奇偶性交织的信息长度K、作为循环结构的单元的列数P和奇偶性长度M（在这里，30）的约数q（=M/P）分别设置为60、5和6时的奇偶性交织。

[0910] 通过将图54中的奇偶校验矩阵（在下文中，适当地称为转换奇偶校验矩阵）H'乘以与等式（12）相同的置换应用到的图53中的奇偶校验矩阵（在下文中，适当地称为初始奇偶校验矩阵）H的LDPC码，输出0矢量。也就是，当通过将等式（12）中的列置换应用于作为初始奇偶校验矩阵H的LDPC码（一个代码字）而获得的行矢量表示为c'时，根据奇偶校验矩阵的本性HcT变为0矢量，以使得H'c'T自然地变为0矢量。

[0911] 由上所述，图54中的转换奇偶校验矩阵H'是通过将等式（12）中的列置换应用于初始奇偶校验矩阵H的LDPC码c而获得的LDPC码c'的奇偶校验矩阵。

[0912] 因此，通过将等式（12）中的列置换应用于初始奇偶校验矩阵H的LDPC码c，使用图54中的转换奇偶校验矩阵H '解码列置换之后的LDPC码c'（LDPC解码），和将等式（12）中的列置换的逆置换应用于解码结果，可以获得类似于其中使用奇偶校验矩阵H解码初始奇偶校验矩阵H的LDPC码的情况中的解码结果。

[0913] 图55图示具有在5×5矩阵的单元之间的间隔的图54中的转换奇偶校验矩阵H'。

[0914] 在图55中，转换奇偶校验矩阵H'由5×5单元矩阵、其中单元矩阵的一个或多个1设置为0（在下文中，适当地称为半单元矩阵），通过单元矩阵或者半单元矩阵的循环移位而获得的矩阵（在下文中，适当地称为移位矩阵），单元矩阵、半单元矩阵和移位矩阵中的两个或更多之和（在下文中，适当地称为和矩阵）以及5×5 0矩阵的组合表示。

[0915] 可以说图55中的转换奇偶校验矩阵H'由5×5单元矩阵、半单元矩阵、移位矩阵、和矩阵以及0矩阵构成。因此，构成转换奇偶校验矩阵H'的5×5矩阵在下文中适当地称为构成矩阵。

[0916] 同时执行P个校验节点操作和P个变量节点操作的架构可以用于解码由P×P构成矩阵表示的奇偶校验矩阵的LDPC码。

[0917] 图56是图示执行这种解码的解码装置的配置实例的框图。

[0918] 也就是，图56图示使用通过至少将等式（12）中的列置换应用于图53中的初始奇偶校验矩阵H而获得的图55中的转换奇偶校验矩阵H’来解码LDPC码的解码装置的配置实例。

[0919] 图56中的解码装置由边缘数据存储器300（其由6个FIFO3001到3006构成）、从FIFO3001到3006选择的选择器301、校验节点计算单元302、两个循环移位电路303和308、边缘数据存储器304（其由18个FIFO3041到30418构成）。从FIFO3041到30418选择的选择器305、存储所接收的数据的接收数据存储器306、变量节点计算单元307、已解码字计算单元309、接收数据重排单元310和已解码数据重排单元311构成。

[0920] 首先描述将数据存储在边缘数据存储器300和304中的方法。

[0921] 边缘数据存储器300由6个FIFO 3001到300（6 其数目是通过将图55中的转换奇偶校验矩阵H'的行数30除以构成矩阵的行数5而获得的）构成。FIFO300y（y=1、2、...、6）由多个存储区的级形成，且与五个边缘（其数目等于构成矩阵的行数和列数）对应的消息可以同时从每一级的存储区读取和同时写入每一级的存储区。FIFO 300y的存储区的级数设置为九，其是图55中的转换奇偶校验矩阵的行方向上1的最大数目（汉明权重）。

[0922] 与图55中的转换奇偶校验矩阵H'的从第一到第五行的1的位置对应的数据（来自变量节点的消息vi）以对于每一行在水平方向上闭合的形式存储在FIFO3001中（忽视0）。也就是，当第j行第i列表示为（j,i）时，与转换奇偶校验矩阵H'的从（1,1）到（5,5）的5×5单元矩阵的1的位置对应的数据存储在FIFO3001的第一级的存储区中。与转换奇偶校验矩阵H'的从（1,21）到（5,25）的移位矩阵（通过将5×5单元矩阵向右循环移位三而获得的移位矩阵）的1的位置对应的数据存储在第二级的存储区中。数据类似地存储在与转换奇偶校验矩阵H'相关联的第三到第八级的存储区中。然后，与转换奇偶校验矩阵H'的从（1,86）到（5,90）的移位矩阵（通过5×5单元矩阵的第一行中的1替换为0并向左循环移位一而获得的移位矩阵）的1的位置对应的数据存储在第九级的存储区中。

[0923] 与图55中的转换奇偶校验矩阵H'的从第6到第10行的1的位置对应的数据存储在FIFO 3002中。也就是，与构成转换奇偶校验矩阵H'的从（6,1）到（10,5）的和矩阵（通过将由5×5单元矩阵向右循环移位一而获得的第一移位矩阵和通过将其向右循环移位二而获得的第二移位矩阵求和而获得的和矩阵）的第一移位矩阵的1的位置对应的数据存储在FIFO
30002的第一级的存储区中。与构成转换奇偶校验矩阵H'的从（6,1）到（10,5）的和矩阵的第二移位矩阵的1的位置对应的数据存储在第二级的存储区中。

[0924] 也就是，至于权重是2或者更大的构成矩阵，当构成矩阵表示为权重是1的多个P×P单元矩阵、其中单元矩阵的一个或多个元素1设置为0的半单元矩阵和通过单元矩阵或者半单元矩阵的循环移位而获得的移位矩阵之和时，与单元矩阵、半单元矩阵和权重是1的移位矩阵的1的位置对应的数据（与属于单元矩阵、半单元矩阵或者移位矩阵的边缘对应的消息）存储在相同地址（FIFO 3001到3006中的同一FIFO）。

[0925] 在下文中也在第三到第九级的存储区中与转换奇偶校验矩阵H'相关联地存储数据。

[0926] 也在FIFO 3003到3006中与转换奇偶校验矩阵H'相关联地存储数据。

[0927] 边缘数据存储器304由18个FIFO 3041到30418构成，其数目是通过将转换奇偶校验矩阵H'的列数90除以构成矩阵的列数5而获得的。FIFO 304x（x=1、2、...、18）由多个级的存储区形成，且与五个边缘（其数目等于转换构成矩阵H'的行数和列数）对应的消息可以同时从每一级的存储区读取和同时写入每一级的存储区。

[0928] 在FIFO 3041中，与图55中的转换奇偶校验矩阵H'的从第一到第五列的1的位置对应的数据（来自校验节点的消息uj）以对于每一列在垂直方向上闭合的形式存储（忽视0）。也就是，与转换奇偶校验矩阵H'的从（1,1）到（5,5）的5×5单元矩阵的1的位置对应的数据存储在FIFO 3041的第一级的存储区中。与构成转换奇偶校验矩阵H'的从（6,1）到（10,5）的和矩阵（通过将由5×5单元矩阵向右循环移位一而获得的第一移位矩阵和通过将其向右循环移位二而获得的第二移位矩阵求和而获得的和矩阵）的第一移位矩阵的1的位置对应的数据存储在第二级的存储区中。与构成转换奇偶校验矩阵H'的从（6,1）到（10,5）的和矩阵的第二移位矩阵的1的位置对应的数据存储在第三级的存储区中。

[0929] 也就是，至于权重是2或者更大的构成矩阵，当构成矩阵表示为权重是1的多个P×P单元矩阵、其中单元矩阵的一个或多个元素1设置为0的半单元矩阵和通过单元矩阵或者半单元矩阵的循环移位而获得的移位矩阵之和时，与单元矩阵、半单元矩阵和权重是1的移位矩阵的1的位置对应的数据（与属于单元矩阵、半单元矩阵或者移位矩阵的边缘对应的消息）存储在相同地址（FIFO 3041到30418中的同一FIFO）。

[0930] 在下文中，数据存储在与转换奇偶校验矩阵H'相关联的第四和第五级的存储区中。FIFO 3041的存储区的级数是五，其是转换奇偶校验矩阵H'的从第一到第五列在行方向上1的数目的最大数目（汉明权重）。

[0931] 数据类似地与转换奇偶校验矩阵H'相关联地存储在FIFO 3042和3043中，其长度（级数）是五。数据类似地与转换奇偶校验矩阵H'相关联地存储在FIFO3044到30412中，其长度是三。数据类似地与转换奇偶校验矩阵H'相关联地存储在FIFO30413到30418中，其长度是二。

[0932] 接下来，将描述图56中的解码装置的操作。

[0933] 由6个FIFO3001到3006构成的边缘数据存储器300根据指示从前级的循环移位电路308提供的五个消息D311属于的转换奇偶校验矩阵H'的行的信息（矩阵数据）D312，从FIFO
3001到3006中选择其中存储数据的FIFO，并顺序地在所选的FIFO中集合地存储五个消息D311。当读取数据时，边缘数据存储器300顺序地从FIFO 3001读取五个消息D3001，以提供给后级中的选择器301。边缘数据存储器300也在结束从FIFO 3001读取消息之后顺序地从FIFO 3002到3006读取消息以提供给选择器301。

[0934] 选择器301根据选择信号D301从FIFO 3001到3006中的当前从其读取数据的FIFO选择五个消息，并将其作为消息D302提供到校验节点计算单元302。

[0935] 由五个校验节点计算器3021到3025构成的校验节点计算单元302使用通过选择器301提供的消息D302（D3021到D3025）（在等式（7）的消息vi）根据等式（7）执行校验节点操作，并将作为校验节点操作的结果获得的五个消息D303（D3031到D3035）（等式（7）中的消息uj）提供到循环移位电路303。

[0936] 循环移位电路303基于指示一个值的信息（矩阵数据）D305执行由校验节点计算单元302获得的五个消息D3031到D3035的循环移位，并将结果作为消息D304提供到边缘数据存储器304，其中以该值执行转换奇偶校验矩阵H'中初始单元矩阵的循环移位以获得相应的边缘。

[0937] 由18个FIFO 3041到30418构成的边缘数据存储器304根据指示从前级中的循环移位电路303提供的五个消息D304属于的转换奇偶校验矩阵H'的行的信息D305，从FIFO 3041到30418中选择其中存储数据的FIFO，并顺序地在所选的FIFO中存储该五个消息D304。当读取数据时，边缘数据存储器304从FIFO 3041顺序地读取该五个消息D3061以提供给后级中的选择器305。边缘数据存储器304也在结束从FIFO 3041读取数据之后从FIFO 3042到30418顺序地读取消息，以提供给选择器305。

[0938] 选择器305根据选择信号D307从FIFO 3041到30418中的当前从其读取数据的FIFO选择五个消息，并将该五个消息作为消息D308提供到变量节点计算单元307和已解码字计算单元309。

[0939] 另一方面，接收数据重排单元310通过等式（12）中的列置换重排通过通信信道13接收的LDPC码D313，并将其作为接收数据提供到接收数据存储器306。接收数据存储器306根据从接收数据重排单元310提供的接收数据D314计算接收LLR（对数似然比）以进行存储，并将五个接收LLR作为接收值D309集合地提供到变量节点计算单元307和已解码字计算单元309。

[0940] 由五个变量节点计算器3071到3075构成变量节点计算单元307使用通过选择器305提供的消息D308（D3081到D3085)（等式（1）中的消息uj）和从接收数据存储器306提供的五个接收值D309（等式（1）中的接收值u0i）根据等式（1）执行变量节点操作，并将作为操作的结果获取的消息D310（D3101到D3105）（等式（1）中的消息vi）提供到循环移位电路308。

[0941] 循环移位电路308基于指示一个值的信息执行由变量节点计算单元307计算的消息D3101到D3105的循环移位，并将结果作为消息D311提供到边缘数据存储器300，其中以该值执行转换奇偶校验矩阵H'中的初始单元矩阵的循环移位以获得相应的边缘。

[0942] 可以由上述操作的单个循环执行LDPC码的单个解码。图56中的解码装置以预定次数解码LDPC码，然后由已解码字计算单元309和已解码数据重排单元311获得最终解码结果以输出。

[0943] 也就是，由五个已解码字3091到3095构成的已解码字计算单元309使用由选择器305输出的五个消息D308（D3081到D3085）（等式（5）中的消息uj）和从接收数据存储器306提供的五个接收值D309（等式（5）中的接收值）基于等式（5）计算解码结果（已解码字）作为多次解码的最后阶段，并将作为结果获得的已解码数据D315提供到已解码数据重排单元311。

[0944] 已解码数据重排单元311将等式（12）中的列置换的逆置换应用于从已解码字计算单元309提供的已解码数据D315，由此重排其次序，并将其作为最终解码结果D316输出。

[0945] 如上所述，通过将行置换和列置换中的任何一个或者两者应用于奇偶校验矩阵（初始奇偶校验矩阵）并将其转换为由P×P单元矩阵，其中单元矩阵也就是一个或多个元素1设置为0的半单元矩阵、通过单元矩阵或者半单元矩阵的循环移位而获得的移位矩阵、由多个单元矩阵、半单元矩阵和移位矩阵之和获得的和矩阵以及P×P 0矩阵的组合，也就是，构成矩阵的组合表示的奇偶校验矩阵（转换奇偶校验矩阵），变得可以采用同时执行P个校验节点操作和P个变量节点操作作为LDPC码的解码的架构，由此通过同时执行P个节点操作以执行很多次的重复解码而将操作频率限制在可行的范围内。

[0946] 构成图50中的接收装置12的LDPC解码器166通过如在图56中的解码装置的情况那样同时执行P个校验节点操作和P个变量节点操作来执行LDPC解码。

[0947] 也就是，为了简化描述，假定由图8中的传输装置11构成的LDPC编码器115输出的LDPC码的奇偶校验矩阵是其中如图53所示奇偶性矩阵具有阶梯结构的奇偶校验矩阵H，例如，传输装置11的奇偶性交织器23通过分别将信息长度K、作为循环结构的单元的列数和奇偶性长度M的约数q（=M/P）设置为60、5和6，而执行奇偶性交织以将第K+qx+y+1码位交织到第K+Py+x+1码位的位置。

[0948] 奇偶性交织对应于如上所述等式（12）中的列置换，以使得不需要LDPC解码器166执行等式（12）中的列置换。

[0949] 因此，在图50中的接收装置12中，如上所述，不应用奇偶性交织的LDPC码，也就是，处于其中执行等式（12）中的列置换的状态的LDPC码从列扭转去交织器55提供到LDPC解码器166，且LDPC解码器166执行类似于图56中的解码装置的处理，除了其不执行等式（12）中的列置换之外。

[0950] 也就是，图57图示图50中的LDPC解码器166的配置实例。

[0951] 在图57中，除了不提供图56中的接收数据重排单元310之外，LDPC解码器166配置为图56中的解码装置，且其除了不执行等式（12）中的列置换之外，执行类似于图56中的解码装置的处理，以使得省略其描述。

[0952] 如上所述，可以构成LDPC解码器166而没有接收数据重排单元310，从而可以使得其规模小于图56中的解码装置的规模。

[0953] 同时，虽然在图53到图57中，码长N、信息长度K、作为循环结构的单元的列数P（构成矩阵的行数和列数）和奇偶性长度M的约数q（=M/P）分别设置为90、60、5和6。为了简化描述，码长N、信息长度K、作为循环结构的单元的列数P和约数q（=M/P）不限于上述值。

[0954] 也就是，在图8中的传输装置11中，LDPC编码器115输出码长是64800、16200等，信息长度K是N-Pq（=N-M）作为循环结构的单元的列数P是360且约数q是M/P的LDPC码，例如，图57中的LDPC解码器166也可以应用于通过对这种LDPC码同时执行P个校验节点操作和P个变量节点操作而执行LDPC解码的情况。

[0955] 图58是图示构成图51中的位去交织器165的复用器54的处理的简图。

[0956] 也就是，图58A图示复用器54的功能配置实例。

[0957] 复用器54由逆交换单元1001和存储器1002构成。

[0958] 复用器54对从前级中的QAM解码器164提供的码元的码元位执行与传输装置11的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），也就是，将由交换处理交换的LDPC码的码位（码元位）的位置返回到初始位置的逆交换处理，并将作为结果获得的LDPC码提供到后级中的列扭转去交织器55。

[0959] 也就是，在复用器54中，b个码元的mb码元位y0、y1、... 、ymb-1以（连续）b个码元为单位提供到逆交换单元1001。

[0960] 逆交换单元1001执行将mb码元位y0到ymb-1返回到mb个码位b0、b1、...、bmb-1的初始排列（在执行构成传输装置11侧上去复用器25的交换单元32的交换之前的码位b0到bmb-1的排列）的逆交换，并输出作为结果获得的mb个码位b0到bmb-1。

[0961] 存储器1002作为构成传输装置11侧上的去复用器25的存储器31，具有在行（水平）方向上存储mb位并在列（垂直）方向上存储N/（mb）位的存储容量。也就是，存储器1002由存储N/（mb）位的mb个列构成。

[0962] 由逆交换单元1001输出的LDPC码的码位以从传输装置11的去复用器25的存储器31读取码位的方向写入存储器1002，且以码位写入存储器31的方向读取写入存储器1002的码位。

[0963] 也就是，在接收装置12的复用器54中，如图58A所示，由逆交换单元1001输出的LDPC码的码位从存储器1002中的第一行向下以mb位为单位在行方向上顺序地写入。

[0964] 当结束多至一个码长的码位的写入时，复用器54从存储器1002以列方向读取码位以提供给后级中的列扭转去交织器55。

[0965] 在这里，图58B是图示从存储器1002的码位的读取的简图。

[0966] 复用器54从左边列到右边列向下（以列方向）从构成存储器1002的列的顶部读取写入LDPC码的码位。

[0967] 图59是图示构成图51中的位去交织器165的列扭转去交织器 55的处理的简图。

[0968] 也就是，图59图示复用器54的存储器1002的配置实例。

[0969] 存储器1002具有在列（垂直）方向上存储mb位且在行（水平）方向上存储N/（mb）位的存储容量且由mb个列构成。

[0970] 列扭转去交织器55控制当以行方向写入LDPC码的码位到存储器1002/从存储器1002以列方向读取LDPC码的码位时的读取开始位置，由此执行列扭转去交织。

[0971] 也就是，列扭转去交织器55通过对于多个列的每一个适当地改变开始码位的读取处的读取开始位置，执行将由列扭转交织重排的码位的排列返回到初始排列的逆重排处理。

[0972] 在这里，图59图示如图24所示的在调制方案是16QAM且乘数b设置为1的情况下存储器1002的配置实例。因此，一个码元的位数m是四，且存储器1002由4（=mb）列构成。

[0973] 列扭转去交织器55代替复用器54从存储器1002的第一行向下以行方向顺序地写入由交换单元1001输出的LDPC码的码位。

[0974] 当结束多至一个码长的码位的写入时，列扭转去交织器55从左边列到右边列向下（以列方向）从存储器1002的顶部开始读取码位。

[0975] 列扭转去交织器55从存储器1002读取码位同时使得传输装置11侧上的列扭转交织器24写入码位处的写入开始位置是码位的读取开始位置。

[0976] 也就是，当调制方案是16QAM且乘数b设置为1时，在列扭转去交织器55中，当在设置每一列的顶部（最高）位置的地址为0时列方向上每个位置的地址由以递增顺序的整数表示时，读取开始位置对于最左边列设置为地址是0的位置，读取开始位置对于第二列（从左边起）设置为地址是2的位置，读取开始位置对于第三列设置为地址是4的位置，且读取开始位置对于第四列设置为地址是7的位置。

[0977] 同时，对于其中读取开始位置位于除了地址是0的位置之外的位置的列，当读取码位直到最下边位置时，其返回到顶部（地址是0的位置）且执行读取直到就在读取开始位置之前的位置。然后，执行从下一（右边）列的读取。

[0978] 由列扭转交织重排的码位的排列由上述的列扭转去交织返回到初始排列。

[0979] 图60是图示图50中的位去交织器165的另一配置实例的框图。

[0980] 同时，在该图中，相同的附图标记分配给与图51中的对应的部分且在下文中适当地省略其描述。

[0981] 也就是，图60中的位去交织器165以与图51中的相同的方式配置，除了新提供奇偶性去交织器1011之外。

[0982] 在图60中，由复用器（MUX）54、列扭转去交织器55和奇偶性去交织器1011构成的位去交织器165执行来自QAM解码器164的LDPC码的码位的位去交织。

[0983] 也就是，复用器54执行来自QAM解码器164的LDPC码的与由传输装置11的去复用器25执行的交换处理对应的逆交换处理（交换处理的逆处理），也就是，将由交换处理交换的码位的位置返回到初始位置的逆交换处理，并将作为结果获得的LDPC码提供到列扭转去交织器55。

[0984] 列扭转去交织器55对来自复用器54的LDPC码应用与作为由传输装置11的列扭转交织器24执行的重排处理的列扭转交织对应的列扭转去交织。

[0985] 作为列扭转去交织的结果获得的LDPC码从列扭转去交织器55提供到奇偶性去交织器1011。

[0986] 奇偶性去交织器1011将与由传输装置11的奇偶性交织器23执行的奇偶性交织对应的奇偶性去交织（奇偶性交织的逆处理），也就是，将其排列由奇偶性交织改变的LDPC码的码位返回到初始排列的奇偶性去交织应用于列扭转去交织器55的列扭转去交织之后的码位。

[0987] 作为奇偶性去交织的结果获得的LDPC码从奇偶性去交织器1011提供到LDPC解码器166。

[0988] 因此，在图60中的位去交织器165中，逆交换处理、列扭转去交织和奇偶性去交织应用到的LDPC码，也就是，由根据奇偶校验矩阵H的LDPC编码获得的LDPC码提供到LDPC解码器166。

[0989] LDPC解码器166使用由LDPC编码中传输装置11的LDPC编码器115使用的奇偶校验矩阵H本身或者通过至少对奇偶校验矩阵H应用与奇偶性交织对应的列置换而获得的转换奇偶校验矩阵，执行来自位去交织器165的LDPC码的LDPC解码，并输出作为结果获得的数据作为LDPC目标数据的解码结果。

[0990] 在这里，在图60中，因为由根据奇偶校验矩阵H的LDPC编码获得的LDPC码从位去交织器165（的奇偶性去交织器1011）提供到LDPC解码器166，所以例如，当使用由LDPC编码中的传输装置11的LDPC编码器115使用的奇偶校验矩阵H本身执行LDPC码的LDPC解码时，LDPC解码器166可以由通过完全串行解码方案执行LDPC解码以一个节点一个节点地顺序地执行消息（校验节点消息和变量节点消息）的操作的解码装置，和通过完全并行解码方案执行LDPC解码以对于全部节点同时执行消息的操作（并行）的解码装置构成。

[0991] 此外，当LDPC解码器166使用通过至少执行与由LDPC编码中传输装置11的LDPC编码器115使用的奇偶校验矩阵H的奇偶性交织对应的列置换而获得的转换奇偶校验矩阵来执行LDPC码的LDPC解码时，LDPC解码器166可以由同时执行P（或者除了1之外的P的约数）个校验节点操作和变量节点操作的架构的解码装置构成，该解码装置是包括通过应用与用于获得LDPC码的转换奇偶校验矩阵的列置换类似的列置换来重排LDPC码的码位的接收数据重排单元310的解码装置（图56）。

[0992] 同时，虽然在图60中为了说明的方便起见，执行逆交换处理的复用器54、执行列扭转去交织的列扭转去交织器55和执行奇偶性去交织的奇偶性去交织器1011分开地形成，但是如传输装置11的奇偶性交织器23、列扭转交织器24和去复用器25那样，复用器54、列扭转去交织器55和奇偶性去交织器1011中的两个或更多可以集成地形成。

[0993] [接收系统的配置实例]

[0994] 图61是图示接收装置12可以应用到的接收系统的第一配置实例的框图。

[0995] 在图61中，接收系统由获得单元1101、传输信道解码处理器1102和信息源解码处理器1103构成。

[0996] 例如，获得单元1101通过未示出的传输信道（通信信道），比如数字地面广播、数字卫星广播和比如CATV网络、因特网等的网络，获得包括通过至少LDPC目标数据（比如节目的图像数据和音频数据）的LDPC编码而获得的LDPC码的信号，以提供到传输信道解码处理器1102。

[0997] 在这里，例如，如果由获得单元1101获得的信号通过地面波、卫星波、CATV（有线电视）网络等从广播站广播，则获得单元1101由调谐器、STB（机顶盒）等构成。例如，当由获得单元1101获得的信号从比如IPTV（因特网协议电视）之类的网络服务器多址传输时，例如，获得单元1101由比如NIC（网络接口卡）的网络I/F（接口）构成。

[0998] 传输信道解码处理器1102对应于接收装置12。传输信道解码处理器1102将至少包括校正传输信道中出现的差错的处理的传输信道解码处理应用由获得单元1101通过传输信道获得的信号，并将作为结果获得的信号提供到信息源解码处理器1103。

[0999] 也就是，由获得单元1101通过传输信道获得的信号是至少通过用于校正传输信道中出现的差错的纠错编码而获得的信号，且例如，传输信道解码处理器1102将比如纠错处理的传输信道解码处理应用于这种信号。

[1000] 在这里，例如，纠错编码包括LDPC编码、BCH编码等。在这里，LDPC编码至少作为纠错编码执行。

[1001] 此外，传输信道解码处理可能包括调制信号的解调等。

[1002] 信息源解码处理器1103将至少包括将压缩信息展开为初始信息的信息源解码处理应用于传输信道解码处理应用到的信号。

[1003] 也就是，存在压缩信息的压缩编码应用于由获得单元1101通过传输信道获得的信号从而减小作为信息的图像和音频的数据量的情况，且在这种情况下，信息源解码处理器1103将比如将压缩信息展开为初始信息的处理（展开处理）的信息源解码处理应用于传输信道解码处理应用到的信号。

[1004] 同时，当压缩编码未应用于由获得单元1101通过传输信道获得的信号时，信息源解码处理器1103不执行将压缩信息展开为初始信息的处理。

[1005] 在这里，例如，展开处理包括MPEG解码等。此外，除展开处理之外，传输信道解码处理还可能包括去扰等。

[1006] 在如上配置的接收系统中，例如，获得单元1101将比如MPEG编码的压缩编码应用于图像和音频的数据，并通过传输信道获得比如LDPC编码的纠错编码应用到的信号以提供到传输信道解码处理器1102。

[1007] 例如，传输信道解码处理器1102将与由接收装置12等执行的处理类似的处理作为传输信道解码处理应用于来自获得单元1101的信号，且作为结果获得的信号提供到信息源解码处理器1103。

[1008] 信息源解码处理器1103将比如MPEG解码的信息源解码处理应用于来自传输信道解码处理器1102的信号，并输出作为结果获得的图像或者音频。

[1009] 例如，如上所述的图61中的接收系统可以应用于接收作为数字广播的电视广播的电视调谐器等。

[1010] 同时，可以将获得单元1101、传输信道解码处理器1102和信息源解码处理器1103中的每一个形成为一个独立的装置（硬件（IC（集成电路）等或者软件模块）。

[1011] 此外，至于获得单元1101、传输信道解码处理器1102和信息源解码处理器1103，可以形成一组获得单元1101和传输信道解码处理器1102，一组传输信道解码处理器1102和信息源解码处理器1103和一组获得单元1101、传输信道解码处理器1102和信息源解码处理器1103作为一个独立装置。

[1012] 图62是图示接收装置12可以应用到的接收系统的第二配置实例的框图。

[1013] 同时，在该图中，相同的附图标记分配给与图61中的对应的部分且在下文中适当地省略其描述。

[1014] 图62中的接收系统与图61中的相同在于其包括获得单元1101、传输信道解码处理器1102和信息源解码处理器1103，且不同于图61中的在于新提供输出单元1111。

[1015] 输出单元1111例如是显示图像的显示装置和输出音频的扬声器，且其输出图像、音频等作为从信息源解码处理器1103输出的信号。也就是，输出单元1111显示图像或者输出音频。

[1016] 例如，如上所述的图62中的接收系统可以应用于接收作为数字广播的电视广播的TV（电视接收机）、接收无线电广播的无线电接收机等。

[1017] 同时，当压缩编码未应用于由获得单元1101获得的信号时，由传输信道解码处理器1102输出的信号提供到输出单元1111。

[1018] 图63是图示接收装置12可以应用到的接收系统的第三配置实例的框图。

[1019] 同时，在该图中，相同的附图标记分配给与图61中的对应的部分且在下文中适当地省略其描述。

[1020] 图63中的接收系统与图61中的相同在于其包括获得单元1101和传输信道解码处理器1102。

[1021] 然而，图63中的接收系统与图61中的不同在于未提供信息源解码处理器1103而新提供记录单元1121。

[1022] 记录单元1121在比如光盘、硬盘（磁盘）或者闪存存储器之类的记录（存储）介质中记录（存储）从传输信道解码处理器1102输出的信号（例如，MPEG TS的TS分组）。

[1023] 如上所述的图63中的接收系统可以应用于记录电视广播的记录器等。

[1024] 同时，在图63中，接收系统可以提供有信息源解码处理器1103，且信息源解码处理器1103可以在记录单元1121中记录信息源解码处理应用到的信号，也就是，通过解码获得的图像和音频。

[1025] [计算机的一个实施例]

[1026] 可以通过硬件或者软件执行上述的一系列处理。当一系列处理由软件执行时，构成软件的程序安装在通用计算机等上。

[1027] 图64图示在其上安装执行上面描述的一系列处理的程序的计算机的一个实施例的配置实例。

[1028] 程序可以预先记录在作为计算机中存储的记录介质的硬盘705和ROM703中。

[1029] 替代地，程序可以临时或者永久地存储（记录）在可拆卸记录介质711上，比如软盘、CD-ROM（致密盘只读存储器）、MO（磁光）盘、DVD（数字多用途盘）、磁盘和半导体存储器。这种可拆卸记录介质711可以作为所谓的封装软件提供。

[1030] 同时，除从上述计算机上的可拆卸记录介质711安装之外，程序可以通过用于数字卫星广播的卫星无线地从下载站点传送到计算机或者通过比如LAN（局域网）和因特网的网络有线地传送到计算机，且计算机可以由通信单元708接收以该方式传送的程序到以安装在内部硬盘705上。

[1031] 计算机具有内置的CPU（中央处理单元）702。输入/输出接口710通过总线701连接到CPU 702，且当由用户的输入单元707等的操作通过输入/输出接口710输入指令时（输入单元707由键盘、鼠标、麦克风等构成），CPU702根据指令执行ROM（只读存储器）703中存储的程序。替代地，CPU 702在RAM（随机存取存储器）704上加载硬盘705中存储的程序，从卫星或者网络传送以由通信单元708接收并安装在硬盘705上的程序，或者从安装在驱动器709上的可拆卸记录介质711读取以安装在硬盘705上的程序，以执行。根据此，CPU 702执行根据上述流程图的处理或者由上述框图的配置执行的处理。然后，例如，CPU 702按照需要从由LCD（液晶显示器）、扬声器等构成的输出单元706输出处理结果，或者将其从通信单元708传输，或者将其通过输入/输出接口710记录在硬盘705中。

[1032] 在这里，在本说明书中，写入程序以允许计算机执行各种处理的处理步骤不必须是以流程图中描述的持续按照时间顺序处理的，且其还包括并行执行或者单独执行的处理（例如，并行处理或者按照对象的处理）。

[1033] 此外，程序可以由一个计算机处理或者由多个计算机处理。另外，程序可以传送到远程计算机以执行。

[1034] 此外，本技术的实施例不限于上述实施例且可以做出各种修改而不脱离本技术的范围。

[1035] 也就是，上面描述的用于移动终端的数字广播等中采用的LDPC码（的奇偶校验矩阵初始值表）等可以用作用于固定终端的数字广播等中。

[1036] 附图标记列表

[1037] 11传输装置，12接收装置，23奇偶性交织器，24列扭转交织器，25去复用器，31存储器，32交换单元，54复用器，55列扭转交织器，111模式适配/复用器，112微调电容器，113BB加扰器，114BCH编码器，115LDPC编码器，116位交织器，117QAM编码器，118时间交织器，119MISO/MIMO编码器，120频率交织器，121BCH编码器，122LDPC编码器，123QAM编码器，124频率交织器，131帧建立器和资源分配单元，132OFDM生成单元，151OFDM处理器，152帧管理单元，153频率去交织器，154QAM解码器，155LDPC解码器，156BCH解码器，161频率去交织器，
162MISO/MIMO解码器，163时间去交织器，164QAM解码器，165位去交织器，166LDPC解码器，
167BCH解码器，168BB解扰器，169空位删除单元，170去复用器，300边缘数据存储器，307变量节点计算单元，308循环移位电路，309已解码字计算单元，310接收数据重排单元，311已解码数据重排单元，601编码处理器，602存储单元，611码率设置单元，612初始值表读取单元，613奇偶校验矩阵生成单元，614信息位读取单元，615编码奇偶性操作单元，616控制器，
701总线，702CPU，703ROM，704RAM，705硬盘，706输出单元，707输入单元，708通信单元，709驱动器，710输入/输出接口，711可拆卸记录介质，1001逆交换单元，1002存储器，1011奇偶性去交织器，1101获得单元，1101传输电路解码处理器，1103信息源解码处理器，1111输出单元，1121记录单元。

数据处理装置和数据处理方法转让专利

申请号 : CN201180066767.9

文献号 : CN103339862B

文献日 : 2017-08-22

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发明人 : 山本真纪子 , 篠原雄二

申请人 : 索尼公司

摘要 :

权利要求 :

说明书 :

数据处理装置和数据处理方法

技术领域

背景技术

发明内容

附图说明

具体实施方式