半导体器件及其制作方法

摘要

本发明提出了一种半导体器件及其制作方法，所述半导体器件至少包含具有不同应力类型的两个电阻器，所述电阻器通过上方有无应力层及应力层类型的差异来实现应力类型的不同，所述制作方法包括：利用另外的标记层对所述电阻器作不同标记；根据所述标记层，针对每一类型的电阻器的应力层分别制作掩膜板；利用所述掩膜板进行所述电阻器上方的应力层的制作。本发明通过设置对不同电阻器进行标记的标记层，简化了用于制作应力层的掩膜板的制作，从而使得大规模在电阻器上设置不同种类的应力层具有可行性。

权利要求

1.一种半导体器件，其特征在于，包括：

位于半导体衬底上的多个电阻区域，所述多个电阻区域由同型离子掺杂而成，每一电阻区域包括低掺杂的高电阻区及位于高电阻区两侧的重掺杂的低电阻区；

位于某些或某个电阻区域上方的拉应力层，及位于另一些或另一个电阻区域上方的压应力层，所述拉应力层、压应力层内形成有沟槽，所述沟槽内填充有金属。

2.如权利要求1所述的半导体器件，其特征在于，所述低电阻区上方形成有作为接触电极的金属硅化物，所述拉应力层或压应力层形成在所述金属硅化物上方。

3.如权利要求1所述的半导体器件，其特征在于，所述电阻区域形成在有源区或阱区。

4.如权利要求1所述的半导体器件，其特征在于，所述拉应力层与所述压应力层交错排布。

5.一种半导体器件，其特征在于，包括：

位于半导体衬底上的多个电阻区域，所述多个电阻区域由同型离子掺杂而成，每一电阻区域包括低掺杂的高电阻区及位于高电阻区两侧的重掺杂的低电阻区；

仅位于某些或某个电阻区域上方的SMT应力层。

6.如权利要求5所述的半导体器件，其特征在于，所述电阻区域形成在有源区或阱区。

说明书

半导体器件及其制作方法

技术领域

[0001] 本发明涉及一种半导体器件及其制作工艺，尤其涉及一种包含电阻器的半导体器件及其制作方法。

背景技术

[0002] 在半导体制作中，由多晶硅膜层或类似物形成的电阻器(resistor)及由该等电阻器形成的分压电路(bleeder resistor circuit)是被经常使用的结构。熟知的电阻器通常是由N型或P型半导体膜层制得。

[0003] 然而，对于上述传统的电阻器，当其被外部施加应力时，比如封装时，其电阻值就会改变；在分压电路中，其分压率(voltage dividing ratio)会改变，最终影响器件的性能。

[0004] 针对上述问题，业内提出了一种如图1所示的电阻器结构。绝缘层102形成在半导体衬底101上。一P型多晶硅电阻器703形成在绝缘层102上，P型多晶硅电阻器703包括一P型高电阻区702及位于P型高电阻区702两侧的低电阻区701，低电阻区701由P型离子重掺杂形成以电连接金属线802；一N型多晶硅电阻器706形成在绝缘层102上紧邻P型多晶硅电阻器703的区域，N型多晶硅电阻器706包括一N型高电阻区705及位于N型高电阻区705两侧的低电阻区704，低电阻区704由N型离子重掺杂形成以电连接金属线802。P型多晶硅电阻器703的低电阻区701与N型多晶硅电阻器706的低电阻区704通过由铝金属制得的金属线802电导通。P型多晶硅电阻器703与N型多晶硅电阻器706共同构成了一个完整的电阻器单元707，电阻器单元707的电阻值为P型多晶硅电阻器703与N型多晶硅电阻器706之和。

[0005] 在遭受外部应力时，P型多晶硅电阻器703与N型多晶硅电阻器706的电阻变化值能大体抵消，从而保证了电阻器单元707电阻值的恒定。更详细的内容请参见美国专利US 6,441,461B1。

发明内容

[0006] 与现有技术的设置紧邻的P型电阻器与N型电阻器以消除应力影响的作法不同，本发明的半导体器件通过在电阻器上方设置应力层的方式改善电阻器性能。所述应力层可以为拉应力层(tensile liner)、压应力层(compressive liner)或SMT应力层。较佳的，半导体器件上的多个电阻器可以设置不同的应力层组合，比如相邻的电阻器分别布置拉应力层与压应力层的组合，或SMT应力层与不设置SMT应力层的组合。

[0007] 本发明还提供了一种半导体器件的制作方法，所述半导体器件至少包含具有不同应力类型的两个电阻器，所述电阻器通过上方有无应力层及应力层类型的差异来实现应力类型的不同，所述制作方法包括：

[0008] 利用另外的标记层(Marking layer)对所述电阻器作不同标记；

[0009] 根据所述标记层，针对每一类型的电阻器的应力层分别制作掩膜板(Mask)；

[0010] 利用所述掩膜板进行所述电阻器上方的应力层的制作。

[0011] 可选的，根据所述标记层，针对每一类型的电阻器的应力层分别制作掩膜板，包括：

[0012] 确定掩膜板的哪些区域透光，哪些区域遮光。

[0013] 可选的，所述应力层为拉应力层、压应力层或SMT应力层。

[0014] 可选的，所述电阻器包括由掺杂多晶硅形成的高电阻区，高电阻区两侧为重掺杂的低电阻区。

[0015] 可选的，所述低电阻区上方形成有作为接触电极的金属硅化物。

[0016] 可选的，所述应力层内形成有沟槽，所述沟槽内填充有金属，以作为电连接所述低电阻区的接触孔。

[0017] 可选的，形成高电阻区的掺杂多晶硅为N型或P型。

[0018] 可选的，所述电阻器形成在有源区或阱区。

[0019] 本发明还提供了利用前面所述的方法所制得的半导体器件。

[0020] 可选的，所述半导体器件上所有电阻器的高电阻区均为N型掺杂或P型掺杂。

[0021] 可选的，所述半导体器件仅包括两种电阻器，其中，一种电阻器的应力层为拉应力层，另一种电阻器的应力层为压应力层。

[0022] 可选的，所述半导体器件仅包括两种电阻器，其中，一种电阻器的上方应力层为SMT应力层，另一种电阻器上方则无SMT应力层。

[0023] 本发明还提供了一种半导体器件，其包括：

[0024] 位于半导体衬底上的多个电阻区域，每一电阻区域包括低掺杂的高电阻区及位于高电阻区两侧的重掺杂的低电阻区；

[0025] 位于某些或某个电阻区域上方的拉应力层，及位于另一些或另一个电阻区域上方的压应力层，所述拉应力层、压应力层内形成有沟槽，所述沟槽内填充有金属，以作为电连接所述低电阻区的接触孔。

[0026] 可选的，所述多个电阻区域由同型离子掺杂而成。

[0027] 可选的，所述低电阻区上方形成有作为接触电极的金属硅化物，所述拉应力层或压应力层形成在所述金属硅化物上方。

[0028] 可选的，所述电阻区域形成在有源区或阱区。

[0029] 可选的，所述拉应力层与所述压应力层交错排布。

[0030] 本发明还提供了一种半导体器件，其包括：

[0031] 位于半导体衬底上的多个电阻区域，每一电阻区域包括低掺杂的高电阻区及位于高电阻区两侧的重掺杂的低电阻区；

[0032] 仅位于某些或某个电阻区域上方的SMT应力层。

[0033] 可选的，所述多个电阻区域由同型离子掺杂而成。

[0034] 可选的，所述电阻区域形成在有源区或阱区。

[0035] 与现有技术相比，本发明具有以下优点：

[0036] 本发明通过设置对不同电阻器进行标记的标记层，简化了用于制作应力层的掩膜板的制作，从而使得大规模在电阻器上设置不同种类的应力层具有可行性。而在电阻器上方设置不同应力层的结构，同样可改善电阻器的性能。并且，与同时设置P型电阻器与N型电阻器的结构相比，本发明的制作方法也更简单易行。

附图说明

[0037] 通过参照附图更详细地描述示范性实施例，以上和其它的特征以及优点对于本领域技术人员将变得更加明显，附图中：

[0038] 图1是现有的电阻器的结构示意图。

[0039] 图2至图7是本发明半导体器件的制作过程的示意图。

具体实施方式

[0040] 与现有技术的设置紧邻的P型电阻器与N型电阻器以消除应力影响的作法不同，本发明的半导体器件通过在电阻器上方设置应力层的方式改善电阻器性能。所述应力层可以为拉应力层(tensile liner)、压应力层(compressive liner)或SMT应力层。较佳的，半导体器件上的多个电阻器可以设置不同的应力层组合，比如相邻的电阻器分别布置拉应力层与压应力层的组合，或SMT应力层与不设置SMT应力层的组合。

[0041] 本发明还提供了一种半导体器件的制作方法，所述半导体器件至少包含具有不同应力类型的两个电阻器，所述电阻器通过上方有无应力层及应力层类型的差异来实现应力类型的不同，所述制作方法包括：

[0042] 利用另外的标记层(Marking layer)对所述电阻器作不同标记；

[0043] 根据所述标记层，针对每一类型的电阻器的应力层分别制作掩膜板(Mask)；

[0044] 利用所述掩膜板进行所述电阻器上方的应力层的制作。

[0045] 在下文将参照附图更全面地描述示例性实施例；然而，它们可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。而是，提供这些实施例使得本公开透彻和完整，并将本发明的范围充分传达给本领域技术人员。

[0046] 在附图中，为了示出的清晰，层和区的尺寸及相对尺寸可以被夸大。应当理解，当称一层或元件在另一层或衬底“上”时，它可以直接在另一层或衬底上，或者还可以存在插入的层。此外，应当理解，当称一层在另一层“下”时，它可以直接在另一层下，或者还可以存在一个或多个插入的层。此外，还应当理解，当称一层在两个层“中间”时，它可以是这两个层之间的唯一的层，或者还可以存在一个或多个插入的层。相同的附图标记始终指代相同的元件。

[0047] 应当理解，当称一元件或层在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或耦接到另一元件或层，或者可以存在插入的元件或层。相反，当称一元件“直接”在另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在插入的元件或层。相同的附图标记指代相同的元件。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。

[0048] 应当理解，虽然这里可以使用术语第一、第二、第三等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域，层或部分可以被称为第二元件、组件、区域、层或部分而不背离示例性实施例的教导。

[0049] 为便于描述此处可以使用诸如“上(upper)”等的空间相对性术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外器件在使用或操作中的不同取向。器件可以另外地取向(旋转90度或在其它取向)。

[0050] 这里所用的术语仅仅是为了描述特定示例性实施例，并非要限制示例性实施例。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它的特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。

[0051] 这里参照截面图描述示例性实施例，这些截面图为理想化示例性实施例(和中间结构)的示意图。因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，示例性实施例不应被解释为限于此处示出的区域的特定形状，而是包括由倒如制造引起的形状偏差在内。例如，图示为矩形的注入区域将通常具有圆形或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。类似地，由注入形成的埋入区域可以导致在埋入区域与注入穿过其发生的表面之间的区域中的一些注入。因此，附图中示出的区域实质上是示意性的，它们的形状并非要示出器件区域的真实形状，也并非要限制示例性实施例的范围。

[0052] 除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。还应当理解，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。

[0053] 首先，在原始的电路布图之外，另外提供一张单独的标记层(Marking layer)，在所述标记层上利用不同的标记对电阻器的各部件进行标示，并利用不同的标记对不同的电阻器进行标示。这里所说的不同电阻器主要是指应力类型不同的电阻器，主要反应在其上方有无应力层及应力层类型的差异。如图2所示，与电阻器形成有关的因素，比如离子注入区810、电阻器整体所在区域820、单个电阻器830a，830b区域、连接电阻器的接触孔840区域等，都会用不同的标记将它们各自的位置标记出来以示区别。另外，类型不同的电阻器830a、830b也会用不同的标记进行标示，其中电阻器830a上方为拉应力层，电阻器830b上方为压应力层。这里提供的标记层后续可以方便电阻器某些层的掩膜板，比如应力层掩膜板的制作，从而简化整个器件的制作。以下将给出实例以说明如何应用这里的标记层以辅助半导体器件的制作。

[0054] 如图3，提供半导体衬底10。在半导体衬底10上形成掺杂区域以作为电阻器的电阻区域21，每一电阻区域21包括低掺杂的高电阻区21a以及位于高电阻区21a两侧的重掺杂的低电阻区21b。在本实施例中，高电阻区21a、低电阻区21b均由多晶硅N型掺杂而成。相邻的电阻区域21由浅沟槽隔离结构STI隔离。在其它实施例中，高电阻区21a、低电阻区
21b也可均为P型。

[0055] 而后，如图4，在表面整体沉积一层拉应力层23。

[0056] 由于只有部分区域需要拉应力层23，因而需要对其它区域的拉应力层23进行去除。去除过程中，需要应用到掩膜板对不同的区域进行区别处理，以保护哪些需要保留的区域。然而，由于原始的电路布图根本无法对不同的电阻器进行区分，因而仅根据原始的电路布图，技术人员无法确认哪些电阻器上方的拉应力层需要保留，哪些电阻器上方的拉应力层需要去除。但是，结合本发明提供的标记层ML，技术人员就能很容易地明白图2左边的电阻器上方的拉应力层23需要保留，并且保留区域的范围与位置也可以确定；而其他区域的拉应力层23都是要去除的。基于此，就可以很快制作出适用于拉应力层去除步骤的掩膜板，以下简称拉应力层掩膜板。

[0057] 在拉应力层23上方旋涂光刻胶，利用上述拉应力层掩膜板对其曝光，而后显影，可获得图形化的光刻胶层对部分区域的拉应力层23进行保护。而后利用图形化的光刻胶层作掩模，刻蚀以去除掩模外的拉应力层23。之后，去除图形化的光刻胶层。形成的结构如图5所示。

[0058] 接着，可以利用与上面相似的方法制得压应力层掩膜板，并利用压应力层掩膜板在部分区域形成压应力层24。形成的结构如图6所示。

[0059] 说明一点，为防止压应力层24去除的过程中，损伤下层的拉应力层23，可以预先在拉应力层23上方形成硬掩膜层；待压应力层24的刻蚀结束后，再去除上述硬掩膜层。

[0060] 最后，如图7，在拉应力层23、压应力层24内形成沟槽(未标示)，并在所述沟槽内填充金属27，以作为电连接相邻电阻器的低电阻区21b的接触孔(未标示)。并去除高电阻区21a上方的部分金属27，防止高电阻区21a被金属27短路。另外，应力层23、24形成前，低电阻区21b上方可以形成作为接触电极的金属硅化物(未图示)，以减小金属27与低电阻区21b之间的接触电阻。

[0061] 在本实施例中，仅有拉应力层与压应力层两种类型的应力层。在其它实施例中，也可仅有SMT应力层与无SMT应力层两种应力类型的结合，或其它组合。

[0062] 不仅如此，上述电阻器既可形成在有源区或阱区，或其它区域，这也不应当成为对本发明的限制。

[0063] 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。