本发明公开了一种能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，包括如下步骤：第一步，进行版图设计；第二步，对工艺条件进行优化，确定发射极窗口的目标尺寸；第三步，基于优化的工艺条件，在平坦片上，通过测试掩膜板上的特征图形完成OPC数据收集；第四步，基于优化的工艺条件，在具有不同图形密度和台阶差的图形片上，通过测试掩膜板上的特征图形进行OPC数据的收集和修正。本发明通过对具有不同前层图形密度和台阶差的衬底上的发射极图形进行rule base修正，能够明显改善曝光后关键尺寸的均匀性，明显提高器件性能。
1.一种能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，其特征在于，包括如下步骤：第一步，进行版图设计；
第二步，对工艺条件进行优化，确定发射极窗口的目标尺寸；
第三步，基于优化的工艺条件，在平坦片上，通过测试掩膜板上的特征图形完成OPC数据收集；
第四步，基于优化的工艺条件，在具有不同图形密度和台阶差的图形片上，通过测试掩膜板上的特征图形进行OPC数据的收集和修正；
工序一，制备具有不同密度和台阶差的前层图形的图形化晶片；
工序二，基于优化的工艺条件，收集和分析发射极窗口当前层特定图形的数据；
工序三，通过对数据进行整理和分析，建立前层图形密度与当前层尺寸的关系；借助OPC软件，对发射极窗口的版图设计图形进行修正，得到对发射极窗口的版图设计图形OPC修正后的数据；
第五步，将第三步收集到的OPC数据和第四步所得到的OPC修正数据整理后，通过OPC软件，完成建模或规则化程序调配；
第六步，将芯片的版图设计数据导入，运行已调配好的OPC程序，结果输出到光罩厂；
2.根据权利要求1所述的能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，其特征在于：所述工序一中前层图形的图形化晶片，是一层前层图形，或者是多层前层图形的叠加。
3.根据权利要求1所述的能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，其特征在于：所述工序一中制备图形化晶片，使用测试掩膜板，或者使用产品的掩膜板。
4.根据权利要求1所述的能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，其特征在于：所述工序一中不同密度和台阶差的前层图形，是尺寸完全相同的图形；或者是不同尺寸的图形，其中单个图形尺寸<1um。
5.根据权利要求1所述的能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，其特征在于：所述工序二中发射极窗口当前层图形的排布方式与前层图形有一一对应关系。
能够改善发射极窗口尺寸均匀性的SiGe器件制造方法
技术领域
[0001] 本发明涉及一种锗硅半导体器件的制造方法，具体涉及一种能够改善发射极窗口尺寸均匀性的SiGe器件制造方法。
背景技术
[0002] SiGe（锗硅）是继Si（硅）和GaAs（砷化镓）之后的一种重要的半导体材料。由于SiGe具有优于纯Si的良好特性，且工艺上与Si工艺兼容，而其制作出的器件和电路性能几乎可以达到GaAs等化合物半导体器件和电路的水平，甚至在许多方面可以代替化合物半导体器件和电路器件的应用。在微电子器件和电路应用方面，SiGe不仅在频率和速度上可以超越Si，而且在成本上可以超越GaAs。
[0003] SiGe工艺中，发射极窗口(Emitter window)的关键尺寸，对于器件的增益性能和截止频率有着重要影响。为了得到更好的器件性能，在工艺上对发射极窗口关键尺寸的大小和均匀性要求很高。
[0004] 现有的0.13um SiGe工艺中，采用的是先制作基极，然后在基极上制作发射极的工艺流程。这种制作方法，在同时具有单管和多管设计中，由于受下层图形的影响，单管和多管结构的发射极窗口尺寸会有明显差异，甚至达到20nm以上，使器件性能呈现出明显的不匹配现象。
[0005] 虽然尝试采用厚的填充材料平坦化处理来解决关键尺寸不均匀的问题，但由于刻蚀工艺无法控制，不能用于量产。
发明内容
[0006] 本发明所要解决的技术问题是提供一种能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，它可以有效解决SiGe工艺中由于不同前层图形密度和台阶差而造成的发射极窗口尺寸不均匀的问题。
[0007] 为解决上述技术问题，本发明能够改善发射极窗口尺寸均匀性的SiGe器件制造方法的技术解决方案为，包括如下步骤：
[0008] 第一步，进行版图设计；
[0009] 第二步，对工艺条件进行优化，确定发射极窗口的目标尺寸；
[0010] 第三步，基于优化的工艺条件，在平坦片上，通过测试掩膜板上的特征图形完成OPC数据收集；
[0011] 第四步，基于优化的工艺条件，在具有不同图形密度和台阶差的图形片上，通过测试掩膜板上的特征图形进行OPC数据的收集和修正；
[0012] 所述第四步包括以下工序：
[0013] 工序一，制备具有不同密度和台阶差的前层图形的图形化晶片；
[0014] 所述前层图形的图形化晶片，是一层前层图形，或者是多层前层图形的叠加。
[0015] 所述制备图形化晶片，使用测试掩膜板，或者使用产品的掩膜板。
[0016] 所述不同密度和台阶差的前层图形，是尺寸完全相同的图形；或者是不同尺寸的图形，其中单个图形尺寸<1um。
[0017] 工序二，基于优化的工艺条件，收集和分析发射极窗口当前层特定图形的数据；
[0018] 所述发射极窗口当前层图形的排布方式与前层图形有一一对应关系。
[0019] 工序三，通过对数据进行整理和分析，建立前层图形密度与当前层尺寸的关系；借助OPC软件，对发射极窗口的版图设计图形进行修正，得到对发射极窗口的版图设计图形OPC修正后的数据；
[0020] 工序四，将发射极窗口的设计图形的修正数据输出到光罩厂。
[0021] 第五步，将第三步收集到的OPC数据和第四步所得到的OPC修正数据整理后，通过OPC软件，完成建模或规则化程序调配；
[0022] 第六步，将芯片的版图设计数据导入，运行已调配好的OPC程序，结果输出到光罩厂；
[0023] 第七步，光罩厂制版。
[0024] 本发明可以达到的技术效果是：
[0025] 本发明在不改变现有工艺的基础上，通过在不同图形密度和台阶差的衬底上制作不同设计的发射极窗口图形，对这些特征图形进行数据收集和分析，以此作为信息受入源，建立前层图形密度与发射极窗口曝光后关键尺寸的关系，然后采用简单的rule base（规则式）方式对发射极窗口的设计图形进行修正，就能够有效解决由于不同前层图形密度和台阶差造成的光刻尺寸不均匀的问题，明显提高器件性能。
[0026] 本发明通过对具有不同前层图形密度和台阶差的衬底上的发射极图形进行rule base修正，能够明显改善曝光后关键尺寸的均匀性，明显提高器件性能。
附图说明
[0027] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0028] 图1是本发明能够改善发射极窗口尺寸均匀性的SiGe器件制造方法的流程示意图。
具体实施方式
[0029] 如图1所示，本发明能够改善发射极窗口尺寸均匀性的SiGe器件制造方法，包括如下步骤：
[0030] 第一步，根据器件设计突出相应的版图设计（layout design）；
[0031] 第二步，工艺条件确定，优化，目标尺寸的确定；
[0032] 对工艺条件进行优化，确定发射极窗口的目标尺寸；
[0033] 第三步，基于优化的工艺条件，在平坦片上，通过测试掩膜板上的特征图形完成OPC（optical proximity correction）数据收集；
[0034] OPC数据可以包括发射极窗口的尺寸等；
[0035] 第四步，基于优化的工艺条件，在具有不同图形密度和台阶差的图形片上，通过测试掩膜板上的特征图形进行OPC数据的收集和修正；
[0036] 工序一，制备具有不同密度和台阶差的前层图形的图形化晶片；
[0037] 前层图形的图形化晶片，可以是一层前层图形，也可以是多层前层图形的叠加，如SiGe工艺中可以仅指基极，也可以为基极与相邻层（如SC）的叠加；
[0038] 制备图形化晶片可以使用测试掩膜板，也可以直接使用产品的掩膜板；
[0039] 不同密度和台阶差的前层图形，可以是尺寸完全相同的图形（仅排布不同），也可以是不同尺寸的图形，但单个图形尺寸<1um；
[0040] 工序二，基于优化的工艺条件，收集和分析当前层（发射极窗口）特定图形的数据；其中，当前层图形的排布方式与前层图形有一一对应关系；
[0041] 工序三，通过对数据进行整理和分析，建立前层图形密度与当前层尺寸的关系；借助OPC软件，采用简单的rule base（规则式）方式对发射极窗口的版图设计图形进行修正，得到对发射极窗口的版图设计图形OPC修正后的数据；
[0042] 工序四，将发射极窗口的设计图形的修正数据输出到光罩厂；
[0043] 第五步，将第三步收集到的OPC数据和第四步所得到的OPC修正数据整理后，通过专门的OPC软件，完成建模或规则化程序调配；
[0044] 第六步，将芯片的GDS（版图设计）数据导入，运行已调配好的OPC程序，结果输出到光罩厂；
[0045] 第七步，光罩厂制版。
