NOR结构闪存及其制备方法

摘要

本发明提供一种NOR结构闪存及其制备方法，属于闪存技术领域。在该制备方法中，在栅端叠层结构的第二多晶硅层上覆盖形成掩膜介质层，进一步，构图刻蚀部分所述掩膜介质层以暴露相对靠近所述NOR结构闪存的源端一侧的部分所述第二多晶硅层，进一步，以暴露的所述第二多晶硅层自对准形成金属硅化物层。因此，制备形成的NOR结构闪存中，未被刻蚀的所述掩膜介质层可以大致地置于所述金属硅化物层和所述NOR结构闪存的漏端接触孔之间。该NOR结构闪存的栅电极与漏电极之间的漏电流小，制备方法过程工艺不复杂、工艺窗口大、副作用效果小、大规模生产可行性高。

权利要求

1.一种NOR结构闪存单元的制备方法，所述NOR结构闪存中，两个对称的闪存单元相互共源，两个对称的闪存单元相互共源形成共源端，其特征在于，该方法包括以下步骤：提供用于形成所述NOR结构闪存的包括浮栅结构的栅端叠层结构，该叠层结构包括由下至上依次设置的隧穿介质层、第一多晶硅层、多晶硅层之间的介质层、第二多晶硅层；

在所述第二多晶硅层上覆盖形成掩膜介质层；

构图刻蚀部分所述掩膜介质层以暴露相对靠近所述NOR结构闪存的源端一侧的部分所述第二多晶硅层；

以暴露的所述第二多晶硅层自对准形成金属硅化物层；以及引出漏电极的漏端接触孔。

2.如权利要求1所述制备方法，其特征在于，刻蚀部分所述掩膜介质层是在刻蚀所述NOR结构闪存的所述共源端位置处对应的介质层时完成。

3.如权利要求2所述制备方法，其特征在于，暴露的所述第二多晶硅层上被形成倾斜面。

4.如权利要求1所述制备方法，其特征在于，在形成金属硅化物层之后，还包括步骤：形成包覆栅端的隔离层；

形成层间介质层阻挡层；

在该阻挡层上形成层间介质层；

对所述层间介质层平坦化；以及

构图形成所述漏端接触孔。

5.如权利要求1至4中任一项所述制备方法，其特征在于，所述掩膜介质层的厚度为

30纳米至100纳米。

6.如权利要求1至4中任一项所述制备方法，其特征在于，所述掩膜介质层为氧化硅。

7.如权利要求1至4中任一项所述制备方法，其特征在于，所述刻蚀为各向异性刻蚀。

8.如权利要求1至4中任一项所述制备方法，其特征在于，所述金属硅化物为钴金属硅化物或者钨金属硅化物。

9.如权利要求1至4中任一项所述制备方法，其特征在于，所述制备方法使用0.13微米以下工艺技术。

10.一种使用如权利要求1所述的制备方法制备形成的NOR结构闪存，其中，所述NOR结构闪存中包括有未被刻蚀的所述掩膜介质层，未被刻蚀的所述掩膜介质层大致地置于所述金属硅化物层和所述NOR结构闪存的漏端接触孔之间。

11.如权利要求10所述的NOR结构闪存，其特征在于，所述未被刻蚀的掩膜介质层的厚度范围为30纳米至100纳米。

12.如权利要求10所述的NOR结构闪存，其特征在于，所述NOR结构闪存为特征尺寸小于或等于0.18微米的闪存。

说明书

NOR结构闪存及其制备方法

技术领域

[0001] 本发明属于闪存（Flash Memory）技术领域，涉及NOR（EPROM Tunnel Oxide，EPROM隧穿氧化层）结构的闪存及其制备方法。

背景技术

[0002] 闪存是常见的一种存储器，其已经被广泛应用于各种数字存储领域。闪存通常通过浮栅（Floating Gate）结构来实现信息存储，根据浮栅结构等的差异，迄今发展出了各种类型的闪存。其中，NOR结构闪存是一种重要的闪存，上世纪英特尔公司推出的ETOX™的NOR结构闪存，在存储器市场中也占有较大市场份额。

[0003] 图1所示为现有技术的NOR结构闪存的结构示意图。如图1所示，NOR结构闪存10中的两个NOR结构闪存单元10a和10b相互之间对称并共源（S），并且，闪存单元10a与10b之间为相互对称的结构。其中，130为浮栅结构上的金属硅化物层，其可以偏置栅极信号于浮栅结构上；160为至少包围浮栅结构的介质层，140为ILD（Inter-layer Dielectric，层间介质层）阻挡层，150为NOR结构闪存单元的漏端（D）所引出的漏电极（其一般为漏端接触孔）。

[0004] NOR结构闪存在擦除（Erase）操作过程中，是通过F-N隧穿效应来对浮栅结构中的电子进行擦除。在擦除操作期间，如图1所示，一般地，浮栅结构上的金属硅化物层130上偏置16V以上的高电压，而漏电极150浮空。漏电极150与栅电极之间主要通过介质层160和/或ILD阻挡层140来实现电隔离（图示中可能夸大了介质层160和ILD阻挡层140的厚度），在二者之间的电压差较大的情况下，栅电极与漏电极150之间的电压差很可能导致如图1所示的漏电流。

[0005] 随着NOR结构闪存不断按比例缩小（Scaling-down）的情况下，例如，其特征尺寸缩小到0.13微米以下时，漏电极150与栅电极之间的隔离层（例如介质层160和ILD阻挡层140）的尺寸也越来越薄，栅电极与漏电极150之间在擦除操作过程中的漏电流问题也越来越严重。

发明内容

[0006] 本发明的目的在于，减小NOR结构闪存的栅电极与漏电极之间的漏电流。

[0007] 为实现以上目的或者其他目的，本发明提供以下技术方案。

[0008] 按照本发明的一方面，提供一种NOR结构闪存单元的制备方法，其包括以下步骤：

[0009] 提供用于形成所述NOR结构闪存的包括浮栅结构的栅端叠层结构，该叠层结构包括由下至上依次设置的隧穿介质层、第一多晶硅层、多晶硅层之间的介质层、第二多晶硅层；

[0010] 在所述第二多晶硅层上覆盖形成掩膜介质层；

[0011] 构图刻蚀部分所述掩膜介质层以暴露相对靠近所述NOR结构闪存的源端一侧的部分所述第二多晶硅层；以及

[0012] 以暴露的所述第二多晶硅层自对准形成金属硅化物层。

[0013] 按照本发明一实施例的制备方法，其中，所述NOR结构闪存中，两个对称的闪存单元相互共源，两个对称的闪存单元相互共源形成共源端。

[0014] 按照本发明一实施例的制备方法，其中，刻蚀部分所述掩膜介质层是在刻蚀所述NOR结构闪存的所述共源端位置处对应的介质层时完成。

[0015] 按照本发明一实施例的制备方法，其中，暴露的所述第二多晶硅层上被形成倾斜面。

[0016] 按照本发明一实施例的制备方法，其中，在形成金属硅化物层之后，还包括步骤：

[0017] 形成包覆栅端的隔离层；

[0018] 形成层间介质层阻挡层；

[0019] 在该阻挡层上形成层间介质层；

[0020] 对所述层间介质层平坦化；以及

[0021] 构图形成引出漏电极的漏端接触孔。

[0022] 在之前所述任一实施例的制备方法中，优选地，所述掩膜介质层的厚度为30纳米至100纳米。

[0023] 在之前所述任一实施例的制备方法中，优选地，所述掩膜介质层为氧化硅。

[0024] 在之前所述任一实施例的制备方法中，优选地，所述刻蚀为各向异性刻蚀。

[0025] 在之前所述任一实施例的制备方法中，优选地，所述金属硅化物为钴金属硅化物或者钨金属硅化物。

[0026] 在之前所述任一实施例的制备方法中，优选地，所述制备方法使用0.13微米以下工艺技术。

[0027] 按照本发明的又一方面，提供一种使用以上所述方法制备形成的NOR结构闪存，其中，所述NOR结构闪存中包括有未被刻蚀的所述掩膜介质层，未被刻蚀的所述掩膜介质层大致地置于所述金属硅化物层和所述NOR结构闪存的漏端接触孔之间。

[0028] 较佳地，所述未被刻蚀的掩膜介质层的厚度范围为30纳米至100纳米。

[0029] 较佳地，所述NOR结构闪存为特征尺寸小于或等于0.18微米的闪存。

[0030] 本发明的技术效果是，该制备方面巧妙利用所增加的掩膜介质层，刻蚀掉的掩膜介质层暴露部分第二多晶硅层从而可以定义金属硅化物层与漏端接触通孔之间的相对位置，未被刻蚀的掩膜介质层大致地置于金属硅化物层和NOR结构闪存的漏端接触孔之间；这样，有利于减小栅电极与漏电极之间的漏电流，特别是在擦除操作期间的漏电流。并且，该制备方法过程工艺不复杂，工艺窗口大，副作用效果小，大规模生产可行性高。

附图说明

[0031] 从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。

[0032] 图1是现有技术的NOR结构闪存的结构示意图。

[0033] 图2至图5示意制备图6所示NOR结构闪存的方法过程所对应的结构变化示意图。

[0034] 图6是按照本发明一实施例提供的NOR结构闪存的结构示意图。

具体实施方式

[0035] 下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。

[0036] 在附图中，为了清楚起见，夸大了层和区域的厚度，并且，由于刻蚀引起的圆润等形状特征等未在附图中示意出。

[0037] 在本文描述中，使用方向性术语（例如“上”、“下”等）以及类似术语来描述的各种结构实施例表示附图中示出的方向或者能被本领域技术人员理解的方向。这些方向性术语用于相对的描述和澄清，而不是要将任何实施例的定向限定到具体的方向或定向。在图示实施例中，与NOR结构闪存的源端（S）和漏端（D）之间的沟通方向平行的方向定义为y轴方向，垂直于硅衬底表面的方向定义为z轴方向。

[0038] 为减小如图1所示的栅电极与漏电极之间的漏电流，方法之一是，在刻蚀形成引出漏端接触孔时采用刻蚀选择比的刻蚀方法，从而减小对ILD阻挡层140的副刻蚀作用，保证ILD阻挡层140的厚度不被减小；方法之二时，加厚ILD阻挡层140的厚度；方法之三是，减小浮栅结构与漏端接触孔之间的位置误差，保证二者之间的位置精度，从而减小二者之间的隔离层的厚度浮动。但是，这些方法在减小漏电流时均存在其他副作用效果（例如，可能带来应力致漏电（Stress Induced Leakage）），并且不利于NOR结构闪存的大规模生产。

[0039] 图6所示为按照本发明一实施例提供的NOR结构闪存的结构示意图；图2至图5示意制备图6所示NOR结构闪存的方法过程所对应的结构变化示意图。首先结合图2至图6，对NOR结构闪存的制备方法实施例过程进行详细说明。

[0040] 首先，如图2所示，提供用于形成所述NOR结构闪存的包括浮栅结构的栅端的叠层结构，该叠层结构包括由下至上（如图所示z轴方向）依次设置的隧穿介质层211、第一多晶硅层212、多晶硅层之间介质层（Inter-Poly Layer，IPD）213、第二多晶硅层214，在第二多晶硅层214上构图覆盖形成掩膜介质层220’’。在该实施例中，NOR结构闪存为共源端结构，掩膜介质层220’’的构图过程与隧穿介质层211、第一多晶硅层212、IPD 213、第二多晶硅层214的构图刻蚀过程可以同步地完成，这样，掩膜介质层220’’对准形成在第二多晶硅层214之上。一般地，第一多晶硅层212用于存储电荷以形成浮栅结构，第二多晶硅层214用于形成该NOR结构闪存的栅电极；其中，隧穿介质层211、第一多晶硅层212、IPD 213与第二多晶硅层214的具体结构尺寸等不是限制性的。

[0041] 在该实施例中，掩膜介质层220’’可以选择为氧化硅等绝缘性较好的介质材料，其具体制备工艺也不是限制性的，例如，掩膜介质层220’’为氧化硅时，其可以采用分别使用不同工艺制备形成的LPTEOS（Low-Pressure Tetraethylorthosilicate，低压型正硅酸乙酯）、PETEOS（Plasma Enhanced Tetraethylorthosilicate，等离子增强型正硅酸乙酯）、HTO（高温氧化硅）、ISSG（In-Situ Steam Generation，现场蒸汽生成）氧化硅，掩膜介质层220’’的厚度在30纳米至100纳米范围内可选地设置，例如，其设置为45nm。在设置掩膜介质层220’’的厚度时，应考虑在形成金属硅化物层230（如图5所示）之后的其他刻蚀工艺对金属硅化物层230的厚度影响，至少保证掩膜介质层220部分地留存在第二多晶层214之上形成连续的介质薄膜。

[0042] 进一步，如图3所示，形成光阻层290，以准备构图刻蚀掩膜介质层220’’。在该步骤中，可以定义刻蚀的掩膜介质层220’’的部分，从而定义暴露的第二多晶硅层的位置，进而决定剩余的掩膜介质层与基于暴露的第二多晶硅层自对准形成金属硅化物层之间的位置。如图3所示，掩膜介质层220’’中，其相对靠近共源端一侧（即远离漏端接触通孔的一侧）的部分第二多晶硅层被光阻层290暴露。光阻层290所暴露的第二多晶硅层的面积具体地可以占第二多晶硅层214的面积的50%左右。

[0043] 进一步，如图4所示，以光阻层290为掩膜，刻蚀掩膜介质层220’’，掩膜介质层220’’部分被去除，从而形成掩膜介质层220’。在该实施例中，在刻蚀掩膜介质层220’’时，还同步刻蚀共源端（S）处所对应的介质层，以暴露源端处所对应的硅衬底，为对所暴露的硅衬底掺杂形成源端做好准备。因此，刻蚀掩膜介质层220’’可以与共源端的刻过程同步地进行。优选地，在该刻蚀过程中，采用各向异性刻蚀方法（例如，反应离子刻蚀），以提高刻蚀的保形性。

[0044] 在该实施例中，刻蚀掩膜介质层暴露部分第二多晶硅层后，会同时刻蚀暴露的第二多晶硅层表面，从而形成如图4所示的第二多晶硅层的倾斜面2141，倾斜面2141中靠近掩膜介质层220’的一端高于靠近共源端的一端。

[0045] 进一步，如图5所示，以暴露的第二多晶硅层自对准形成金属硅化物层230。具体地，在该实施例中，可以在倾斜面2141上沉积金属层，然后反应生成金属硅化物层230，因此，金属硅化物层230形成在栅端的相对靠近共源端的一侧。在该实施例中，金属硅化物层230可以为CoSi（钴金属硅化物）或者WSi（钨金属硅化物）等等。金属硅化物层230用于形成栅端的栅电极，所形成的NOR结构闪存在擦除操作过程中，较高的电压偏置于金属硅化物层230之上，进而作用于浮栅结构上。

[0046] 进一步，如图6所示，形成包覆栅端的隔离层260、ILD阻挡层240，还可以形成ILD并对其进行平坦化，构图形成引出漏电极的漏端接触孔250。需要说明的是，在这些工艺步骤过程中，有可能存在一些刻蚀过程会对掩膜介质层220’产生蚀刻作用，因此，掩膜介质层220’会被进一步减薄而形成掩膜介质层220。留存在该闪存结构中的掩膜介质层220（也即未被刻蚀掉的掩膜介质层）可以有效增加金属硅化物层230与漏端接触孔250之间的电隔离作用，从而减小二者之间的漏电流。

[0047] 至此，基本形成了如图6所示实施例的NOR结构闪存20。如图6所示，NOR结构闪存20中的NOR结构闪存单元20a和20b为共源端的对称单元。每个NOR结构闪存单元中，掩膜介质层220大致位于金属硅化物层230与漏端接触孔250之间，可以起到良好的绝缘隔离作用。在该实施例中，掩膜介质层220相对掩膜介质层220’’较薄，其厚度在30纳米至100纳米范围内可选地设置，例如，20纳米左右。

[0048] 图2至图6所示示意的NOR结构闪存的制备方法中，巧妙利用了掩膜氧化层在构图形成金属硅化物层230中的作用以及其相对金属硅化物层230与漏端接触孔250之间的位置关系，可以有效减小NOR结构闪存的栅电极与漏电极之间的漏电流。并且，工艺过程相对现有技术的NOR结构闪存制备工艺过程并不复杂，工艺窗口大（以上方法之三中提到的位置精度要求相对较小），副作用效果小，大规模生产可行性高。

[0049] 需要说明的是，以上制备方法过程尤其适用于0.18微米以下（例如，0.65微米）工艺代中的NOR闪存的制备，制备的NOR闪存的特征尺寸小于或等于0.18微米（例如，0.65微米），其减小漏电流的效果更明显。

[0050] 以上例子主要说明了本发明的NOR结构闪存及其制备方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。