一种基板多芯片集成的大端口互连类芯片及实现方法

摘要

本发明提出基于多层布线基板多芯片集成的大端口互连类芯片互连构建与物理实现方法，提出适用于基板集成的多芯片互连结构与构建方法、多芯片布局、基板引脚阵列划分与分配、高速差分信号对引脚对分配、基板布线的有效分区与划分方法与相应的多芯片互连类芯片装置。本发明在基板封装尺度上，有效实现等效的大端口互连类芯片。与相应的单芯片集成实现方法相比，本发明方法可以支持多种互连结构，兼容多种微体系结构的互连子芯片，能有效的利用不同功能互连子芯片的特点，而在芯片实现的成本、可扩展性、灵活性、兼容性等方面具有更佳的兼顾性，同时对实现所需的集成电路制造技术要求更低，可同时提供不同端口数的、不同规格的互连芯片，在适应市场需求上，更为灵活。

权利要求

1.一种基板多芯片集成的大端口互连类芯片的实现方法，其特征在于，用多个互连子芯片倒置布放于起互连与支撑作用的基板上表面，通过基板内的多层布线、垂直连接结构、金属接触区、基板与芯片上的相应金属凸点引脚阵列，在基板内实现由多个互连子芯片构成的互连结构的电气与物理连接，同时实现基板的供电网络与基板内多个互连子芯片的供电引脚连接，形成基板内系统供电网络的电气与物理连接，从而实现比所使用的互连子芯片端口数大的而功能相同的基板封装尺度级的等效大端口互连类芯片,其中将基板划分为三个区域：第一布放区域为芯片布放禁止区，该区域为沿基板四边向内扩展的区域，在该第一布放区域内禁止放置第一、二类互连子芯片，可放置面积较小的第三类互连子芯片、无源器件，以便于提高多芯片外接端口与基板底面外接金属凸点连接布线的成功率；第二布放区域与第一布放区域毗连，在该第二布放区域内仅放置第一类或第二类外层互连子芯片、无源器件；第三布放区域与第二布放区域毗连，在该第三布放区域内仅放置第一类或第二类内层互连子芯片、无源器件；

该金属凸点阵列引脚被划分为中央区和一个或者多个信号区：中央区的金属凸点引脚位于基板底面金属凸点阵列引脚的中央局域，用于供电引脚；该信号区由中央区外围的相邻二层金属凸点阵列引脚构成，根据总的外接信号数，在基板底面划分出多个环状的信号区,该信号区内的引脚，先分配给高速差分对信号，分配剩余的金属凸点阵列引脚分配给辅助信号及供电引脚，高速差分对引脚之间根据降低引脚间信号干扰的需要插入一定数量的供电引脚；

该方法包括布线分群步骤，用于对基板内所有互连子芯片引脚、辅助器件引脚、基板底面金属凸点阵列引脚，按互连关系的相关属性进行布线分群，具体包括：将位于基板上的所有互连子芯片与辅助器件引脚分为3个布线引脚群，所有基板内的互连子芯片与相关的辅助器件的电源与接地引脚、基板引脚阵列中的电源与接地引脚，分为第一布线引脚群；其中所有外层互连子芯片需外接的互连端口引脚以及相关的辅助器件的相应引脚分为第二布线引脚群；其余的引脚分为第三布线引脚群，其中包括所有外层互连子芯片内端口引脚、与其有互连关系的所有内层互连子芯片端口引脚、有互连关系的内层互连子芯片端口相应引脚以及芯片辅助引脚、相关的辅助器件的引脚；

该互连结构按如下生成规则生成：选用p端口的互连子芯片(3/2)p个，得到端口数为

2

N＝(1/2)p的最大二级等效互连结构；或

该互连结构按如下生成规则生成：选用p端口的互连子芯片(4/3)p个，得到端口数为

2

(4/9)p的最大二级等效互连结构，其中p＝3q,q为正数；或

该互连结构按如下生成规则生成：选用r1行、c1列的p端口互连子芯片，得到端口数为(2r1+2c1)(p-5)-4p+28的等效二维全互连结构，r1和c1为正整数。

2.如权利要求1所述基板多芯片集成的大端口互连类芯片的实现方法，其特征在于，对于所使用的互连子芯片：属于外层互连子芯片的该第一类或第二类互连子芯片，放置于该第二布放区域；属于内层互连子芯片的该第一类或第二类互连子芯片，只可放置于该第三布放区域的基板的内层区域。

3.如权利要求1所述基板多芯片集成的大端口互连类芯片的实现方法，其特征在于，在该信号区内，对需要构成差分信号对的引脚，按直接上下凸点引脚构成一对差分信号对的规则，在信号层内逐次分配；先使用最外侧信号区，该区内的基板凸点引脚分配完后，再使用次内侧信号区，直至完成所有差分信号引脚对的分配。

4.如权利要求1所述基板多芯片集成的大端口互连类芯片的实现方法，其特征在于，该方法包括划分布线区步骤，用于对基板内的可布线资源进行布线分区并分配给相应的布线引脚群具体包括：将基板的布线表面与其下覆盖的布线层划分为三个布线区，第一布线区为整个基板的全部可布线区域与布线资源，第一布线引脚群先使用该布线区；第二布线区为基板外层芯片中线框到基板外边缘内的可布线区与布线资源，相对第三布线引脚群，第二布线引脚群先使用该布线区；第三布线区为外层芯片中线框以内的基板区域与布线资源，相对第二布线引脚群，第三布线引脚群先使用该布线区。

5.如权利要求4所述基板多芯片集成的大端口互连类芯片的实现方法，其特征在于，该方法包括处理布线步骤，具体包括：(1)处理第一布线群，该布线群内的引脚以最短连线原则，先行布通；

(2)处理第二布线群内的引脚，该布线群先使用第二布线区内的布线资源，先与基板底部最外侧环状圈内的信号引脚布通，逐次使用内侧环状圈内的信号引脚，直至布通所有外层互连子芯片的外接端口引脚，当第二布线区资源短缺时，可以适当借用第三布线区资源；

(3)第三布线群首先使用第三布线区布线资源完成外层互连子芯片端口引脚与内层互连子芯片引脚间的相应连接布线，然后完成内层互连子芯片端口间相应引脚的连接布线，最后设法完成辅助引脚的连接布线；

(4)当第三布线区布线资源短缺时，在保证第二布线区布线的情况下，可从第二布线区借用相应的布线资源；

(5)布局、引脚分配、布线三部分相互迭代。

6.一种基板多芯片集成的大端口互连类芯片的实现方法，其特征在于，包括如下步骤：

步骤1、选定互连子芯片硅晶圆；

步骤2、在硅晶圆表面生长互连子芯片引脚的金属凸点，备选出功能符合要求的、经切割后的裸互连子芯片；

步骤3、按具体需求，选定等效大端口互连芯片生成规则，构建具体的基板多芯片集成用的互连结构，确定每个基板使用的裸互连子芯片数目及相应的辅助器件；

步骤4、根据使用的互连子芯片、等效互连芯片的端口的具体规格参数，确定基板的初始参数；

步骤5、根据互连子芯片、互连结构、基板参数，开始基板布局；

步骤6、基板底面金属凸点接触引脚阵列划分与引脚分配；

步骤7、基板高速差分对引脚与普通信号引脚分配；

步骤8、根据上述基板多芯片的布局规则、基板底部金属凸点引脚分区与分配规则，将位于基板上的多芯片的引脚划分布线群；将整个基板的布线表面与布线层划分布线区；

步骤9、根据最后基板内多芯片的布局、引脚阵列分配、布线分区，完成基板布线，将设计好的基板设计提交基板厂家生产出合格的基板；

步骤10、将互连子芯片与多层布线基板封装，完成相应的测试及系统验证，得到最终的基板多芯片集成的大端口互连类芯片；

其中将基板划分为三个区域：第一布放区域为芯片布放禁止区，该区域为沿基板四边向内扩展的区域，在该第一布放区域内禁止放置第一、二类互连子芯片，可放置面积较小的第三类互连子芯片、无源器件，以便于提高多芯片外接端口与基板底面外接金属凸点连接布线的成功率；第二布放区域与第一布放区域毗连，在该第二布放区域内仅放置第一类或第二类外层互连子芯片、无源器件；第三布放区域与第二布放区域毗连，在该第三布放区域内仅放置第一类或第二类内层互连子芯片、无源器件；

该金属凸点阵列引脚被划分为中央区和一个或者多个信号区：中央区的金属凸点引脚位于基板底面金属凸点阵列引脚的中央局域，用于供电引脚；该信号区由中央区外围的相邻二层金属凸点阵列引脚构成，根据总的外接信号数，在基板底面划分出多个环状的信号区,该信号区内的引脚，先分配给高速差分对信号，分配剩余的金属凸点阵列引脚分配给辅助信号及供电引脚，高速差分对引脚之间根据降低引脚间信号干扰的需要插入一定数量的供电引脚；

该方法包括布线分群步骤，用于对基板内所有互连子芯片引脚、辅助器件引脚、基板底面金属凸点阵列引脚，按互连关系的相关属性进行布线分群，具体包括：将位于基板上的所有互连子芯片与辅助器件引脚分为3个布线引脚群，所有基板内的互连子芯片与相关的辅助器件的电源与接地引脚、基板引脚阵列中的电源与接地引脚，分为第一布线引脚群；其中所有外层互连子芯片需外接的互连端口引脚以及相关的辅助器件的相应引脚分为第二布线引脚群；其余的引脚分为第三布线引脚群，其中包括所有外层互连子芯片内端口引脚、与其有互连关系的所有内层互连子芯片端口引脚、有互连关系的内层互连子芯片端口相应引脚以及芯片辅助引脚、相关的辅助器件的引脚；

该互连结构按如下生成规则生成：选用p端口的互连子芯片(3/2)p个，得到端口数为

2

N＝(1/2)p的最大二级等效互连结构；或

该互连结构按如下生成规则生成：选用p端口的互连子芯片(4/3)p个，得到端口数为

2

(4/9)p的最大二级等效互连结构，其中p＝3q,q为正数；或

该互连结构按如下生成规则生成：选用r1行、c1列的p端口互连子芯片，得到端口数为(2r1+2c1)(p-5)-4p+28的等效二维全互连结构，r1和c1为正整数。

7.一种采用上述权利要求1-6任意一项方法的基板多芯片集成的大端口互连类芯片。

说明书

一种基板多芯片集成的大端口互连类芯片及实现方法

技术领域

[0001] 本发明涉及一种利用多层布线基板、多芯片集成技术，实现大端口互连类芯片的构建与物理实现方法，涉及适于基板集成的多芯片互连网络系统结构与构造方法、相应的基板内多芯片互连结构、多芯片布局、基板金属引脚阵列划分、高速差分信号对引脚分配、基板布线区划分等物理实现方法与相应的基于基板集成的多芯片互连类芯片装置。

背景技术

[0002] 互连网络结构与互连芯片在高性能计算机系统中起到重要作用，是决定系统整体性能、可扩展性、成本的关键因素之一。为了构建大规模的计算系统，必须组建大规模的系统互连网络，而系统全局通信延时随互连网络半径增加成正比。对比小端口互连芯片，采用大端口互连芯片,可更有效地构建大型系统互连网络，有效减少系统互连网络的级数与半径，使全局通信延时增速得以缓解。到目前为止，实现该类高性能、大端口互连芯片必须依赖先进的集成电路制造技术，以在单芯片内集成众多的复杂高速IO端口电路与芯片内部大量的交换及路由逻辑电路，使得该类芯片成本不菲。以2013年全球高性能大规模计算机系统Top500排名前三位的系统为例，这些高端系统中使用的单芯片、大端口互连芯片也仅集成了一百多个高速IO单元。

[0003] 通常单芯片、大端口互连类芯片属于集成电路中IO受限型设计，该类芯片的一个基本特点是芯片的性能、可扩展性、成本，在很大程度上直接由芯片内可集成的IO数量、IO性能、IO相关成本决定。单纯依靠单芯片集成来提高芯片性能、可扩展性的方法，会受到一系列严重问题的制约，主要包括：

[0004] 1)芯片面积与芯片良率成复合负指数关系：

[0005] 芯片面积越大，芯片良率就越低，良率随面积的增大迅速递减，而芯片的良率与芯片成本成反比。

[0006] （详见表1示意）

[0007]

[0008] 表1：芯片面积与良率参考表（表中数值为相对参考值，具体值与具体厂家及具体工艺有关）

[0009] 2)功耗墙与其相关因素的制约:

[0010] 根据CMOS晶体管的物理工作原理，当晶体管的尺寸缩小后，由于其沟道尺寸变小、栅电极绝缘层变薄等因素，晶体管中各种漏电流现象就越严重，因此在芯片的总功耗中无效的漏电功耗所占的比例也就越大。当采用先进的集成电路制造工艺，在单芯片内集成更多的晶体管时，其芯片的漏电功耗亦随集成的晶体管数成正比，因此大的单芯片更易于碰到功耗墙问题。在功耗墙以及相应产生的芯片供电、散热等不利因素的共同制约下，大多数单芯片的集成度难以按摩尔定律指数增加的方式持续增加。

[0011] 3)芯片内部集成度指数增加与芯片IO总数相对稳定的结构性矛盾：

[0012] 对面向互连与计算应用的芯片，当单芯片内集成的处理器核与各种部件增加时，为使计算与访存及IO性能匹配，需相应比例增加访存及IO性能，该性能通常指IO带宽。单芯片IO带宽的提高，需设法集成更多数目的高速IO单元。芯片IO单元具有与芯片内部逻辑门电路显著不同的特点，IO单元需驱动芯片外部负载，并需与外部信道特征相匹配，而外部负载与信道特征基本不随摩尔定律变化，故IO单元的面积、功耗比内部逻辑门大得多。

[0013] 综上，摩尔定律并没有给芯片的IO单元带来与芯片内部逻辑门在面积、功耗、速度等方面相似的、可以按指数方式改进的收益。对于给定面积的芯片，该芯片可集成的IO单元数不仅无法按指数方式增加，而且IO单元数目增加相当有限。只要摩尔定律不失效，每代IC内部可集成的门数仍然可以指数增长，这种芯片内部集成度按指数方式增加与芯片IO总数相对稳定的结构性矛盾会不断加重，成为制约IO受限型单芯片可扩展性与成本的又一个重要因素。

发明内容

[0014] 为解决上述单芯片集成大端口互连类芯片的可扩展性，受到芯片面积、芯片功耗、芯片成本与集成电路制造能力限制等问题，本发明提出一种基于多层布线基板多芯片集成的、大端口互连类芯片互连构建与物理实现方法。结合多 层布线基板的物理结构特点，提出适用于基板多芯片集成的基板内多芯片互连构建、多芯片布局、基板引脚阵列划分与分配、高速差分信号对引脚对分配以及基板布线的有效分区与划分方法。

[0015] 利用本发明可以在基板封装尺度上，有效实现等效的大端口互连类芯片。与相应的单芯片集成实现方法相比，本发明可以支持多种互连结构，兼容多种微体系结构的互连芯片，能有效的利用不同功能互连芯片的特点。在芯片实现的成本、可扩展性、灵活性、兼容性等方面具有更佳的兼顾性，同时对实现所需的集成电路制造技术要求更低，可同时提供不同端口数的、不同规格的互连芯片，在适应市场需求上，更为灵活。

[0016] 具体来讲，本发明公开了一种基板多芯片集成的大端口互连类芯片的实现方法，用多个互连子芯片倒置布放于起互连与支撑作用的基板上表面，通过基板内的多层布线、垂直连接结构、金属接触区、基板与芯片上的相应金属凸点阵列引脚，在基板内实现由多个互连子芯片构成的互连结构的电气与物理连接，同时实现基板的供电网络与基板内多个互连子芯片的供电引脚连接，形成基板内系统供电网络的电气与物理连接，从而实现比所使用的互连子芯片端口数大的而功能相同的基板封装尺度级的等效大端口互连类芯片。

[0017] 所述基板多芯片集成的大端口互连类芯片的实现方法，将基板划分为三个区域：第一布放区域为芯片布放禁止区，该区域为沿基板四边向内扩展的区域，在该第一布放区域内禁止放置第一、二类互连子芯片，可放置面积较小的第三类互连子芯片、无源器件，以便于提高多芯片外接端口与基板底面外接金属凸点连接布线的成功率；第二布放区域与第一布放区域毗连，在该第二布放区域内仅放置第一类或第二类外层互连子芯片、无源器件；
第三布放区域与第二布放区域毗连，在该第三布放区域内仅放置第一类或第二类内层互连子芯片、无源器件。

[0018] 所述基板多芯片集成的大端口互连类芯片的实现方法，对于所使用的互连子芯片，属于外层互连子芯片的该第一类或第二类互连子芯片，放置于该第二布放区域，属于内层互连子芯片的该第一类或第二类互连子芯片，只可放置于该第三布放区域的基板的内层区域。

[0019] 所述基板集成多芯片互连类芯片的实现方法，该金属凸点阵列引脚被划分为中央区和一个或者多个信号区：中央区的金属凸点引脚位于基板底面金属凸 点阵列引脚的中央局域，用于供电引脚；该信号区由中央区外围的相邻二层金属凸点阵列引脚构成，根据总的外接信号数，在基板底面划分出多个环状的信号区,该信号区内的引脚，优先分配给高速差分对信号，分配剩余的金属凸点阵列引脚分配给辅助信号及供电引脚，高速差分对引脚之间根据降低引脚间信号干扰的需要插入一定数量的供电引脚。

[0020] 所述基板集成多芯片互连类芯片的实现方法，在该信号区内，对需要构成差分信号对的引脚，按直接上下凸点引脚构成一对差分信号对的规则，在信号层内逐次分配；优先使用最外侧信号区，该区内的基板凸点引脚分配完后，再使用次内侧信号区，直至完成所有差分信号引脚对的分配。

[0021] 所述基板集成多芯片互连类芯片的实现方法，该方法包括布线分群步骤，用于对基板内所有互连子芯片引脚、辅助器件引脚、基板底面金属凸点阵列引脚，按互连关系的相关属性进行布线分群，具体包括：

[0022] 将位于基板上的所有互连子芯片与辅助器件引脚分为3个布线引脚群，所有基板内的互连子芯片与相关的辅助器件的电源与接地引脚、基板引脚阵列中的电源与接地引脚，分为第一布线引脚群；其中所有外层互连子芯片需外接的互连端口引脚以及相关的辅助器件的相应引脚分为第二布线引脚群；其余的引脚分为第三布线引脚群，其中包括所有外层互连子芯片内端口引脚、与其有互连关系的所有内层互连子芯片端口引脚、有互连关系的内层互连子芯片端口相应引脚以及芯片辅助引脚、相关的辅助器件的引脚。

[0023] 所述基板集成多芯片互连类芯片的实现方法，该方法包括划分布线区步骤，用于对基板内的可布线资源进行布线分区并分配给相应的布线引脚群具体包括：

[0024] 将基板的布线表面与其下覆盖的布线层划分为三个布线区，第一布线区为整个基板的全部可布线区域与布线资源，第一布线引脚群优先使用该布线区；第二布线区为基板外层芯片中线框到基板外边缘内的可布线区与布线资源，相对第三布线引脚群，第二布线引脚群优先使用该布线区；第三布线区为外层芯片中线框以内的基板区域与布线资源，,相对第二布线引脚群，第三布线引脚群优先使用该布线区。

[0025] 所述基板集成多芯片互连类芯片的实现方法，该方法包括处理布线步骤，具体包括：

[0026] （1）处理第一布线群，该布线群内的引脚以最短连线原则，先行布通；

[0027] （2）处理第二布线群内的引脚，该布线群优先使用第二布线区内的布线资源，优先与基板底部最外侧环状圈内的信号引脚布通，逐次使用内侧环状圈内的信号引脚，直至布通所有外层互连子芯片的外接端口引脚，当第二布线区资源短缺时，可以适当借用第三布线区资源；

[0028] （3）第三布线群首先使用第三布线区布线资源完成外层互连子芯片端口引脚与内层互连子芯片引脚间的相应连接布线，然后完成内层互连子芯片端口间相应引脚的连接布线，最后设法完成辅助引脚的连接布线；

[0029] （4）当第三布线区布线资源短缺时，在保证第二布线区布线的情况下，可从第二布线区借用相应的布线资源；

[0030] （5）布局、引脚分配、布线三部分相互迭代。

[0031] 所述基板集成多芯片互连类芯片的实现方法，该互连结构按如下生成规则生成：2
选用p端口的互连子芯片(3/2)p个，得到端口数为N=(1/2)p的最大二级等效互连结构，其中p为正偶数。

[0032] 所述基板集成多芯片互连类芯片的实现方法，该互连结构按如下生成规则生成：2
选用p端口的互连子芯片（4/3）p个，得到端口数为（4/9）p的最大二级等效互连结构，其中p为正偶数。

[0033] 所述基板集成多芯片互连类芯片的实现方法，该互连结构按如下生成规则生成：选用r1行、c1列的p端口互连子芯片，得到端口数为(r1+c1)(p-5)-4p+28的等效二维全互连结构，其中p为正偶数，r1和c1为正整数。

[0034] 本发明还公开了一种基板多芯片集成的大端口互连类芯片的实现方法，包括如下步骤：

[0035] 步骤1、选定互连子芯片硅晶圆；

[0036] 步骤2、在硅晶圆表面生长互连子芯片引脚的金属凸点，备选出功能符合要求的、经切割后的裸互连子芯片；

[0037] 步骤3、按具体需求，选定等效大端口互连芯片生成规则，构建具体的基板多芯片集成用的互连结构，确定每个基板使用的裸互连子芯片数目及相应的辅助器件；

[0038] 步骤4、根据使用的互连子芯片、等效互连芯片的端口的具体规格参数， 确定基板的初始参数；

[0039] 步骤5、根据互连子芯片、互连结构、基板参数，开始基板布局；

[0040] 步骤6、基板底面金属凸点接触引脚阵列划分与引脚分配；

[0041] 步骤7、基板高速差分对引脚与普通信号引脚分配；

[0042] 步骤8、根据上述基板多芯片的布局规则、基板底部金属凸点引脚分区与分配规则，将位于基板上的多芯片的引脚划分布线群；将整个基板的布线表面与布线层划分布线区；

[0043] 步骤9、根据最后基板内多芯片的布局、引脚阵列分配、布线分区，完成基板布线，将设计好的基板设计提交基板厂家生产出合格的基板。

[0044] 步骤10、将互连子芯片与多层布线基板封装，完成相应的测试及系统验证，得到最终的基板多芯片集成的大端口互连类芯片。

[0045] 本发明还公开了采用上述方法的基板多芯片集成的大端口互连类芯片。

[0046] 本发明的有益技术效果：

[0047] 1．生产成本低：与单芯片集成相比，本方法中使用的互连子芯片面积比相应单芯片集成的大端口互连芯片的面积小很多。生产时，其芯片的良率与品质一致性更好，使得芯片成本更低，而其附加的基板生产、多芯片测试及封装NRE成本远比需采用先进集成电路制造技术生产大的单芯片NRE费用低。

[0048] 2．可扩展性好：本方法可有效实现等效的大端口互连芯片，通过多种互连拓扑构建方法，使用多个小互连芯片可以构造出功能等效的更大端口互连网络与芯片，从而解决单芯片因可集成IO单元数与IO总带宽受其芯片面积限制的问题。通过在一个多层基板内封装集成多芯片的方法可有效提高互连芯片的互连端口数，即提高可扩展性。

[0049] 3.构建方式灵活：本发明方法支持多种互连拓扑，支持多种微体系结构的互连子芯片，还可以根据应用需求，使用一种规格的互连子芯片，实现不同互连类型、不同端口数的基板集成等效互连芯片。

[0050] 4.易改善性能：面积小的芯片，其内部集成的集体管相对少、平均连线短，更有利于降低芯片功耗或提高内部时钟频率，易于减低芯片内部数据通路延时、提高芯片数据交换带宽。

[0051] 5.适应性强：大端口单芯片集成互连芯片因其集成度大、芯片面积大， 该类芯片的实现严重依赖先进的集成电路制造技术，而基板多芯片集成互连类芯片中使用的互连芯片集成度低、面积小，可以采用更为成熟的集成电路制造工艺实现，因此与大的单芯片相比，其设计、开发、生产成本更低；

[0052] 6.稳定性、可靠性好：用基板集成多芯片构建等效大端口互连类芯片的方法，等效芯片的总功耗与散热被分布到多个芯片与基板表面，功耗密度与散热密比相同端口数的单芯片有了显著的改善，因此芯片工作的稳定性与可靠性会更好；基板布线金属层的厚度比芯片内布线厚很多，因此基板布线形成的芯片供电网比单芯片内部的供电网具有更低的阻抗，更利于大功耗、大电流供电；在基板表面多芯片的空间区域内，可根据需要在多芯片周围放置高品质的电容、电感、电阻等无源器件，这类器件有助于改善芯片的供电稳定性、减小噪声、改善信号完整性，而在单芯片内难以集成高品质的电容、电感、电阻等无源器件。

附图说明

[0053] 图1A、1B为多层基板与互连子芯片表面金属凸点阵列示意图；

[0054] 图2为32端口二级多芯片互连网络结构示意图；

[0055] 图3为36端口等效多芯片互连网络结构示意图；

[0056] 图4为二维网格全互连网络结构示意图，；

[0057] 图5为基板内多芯片布局示意图；

[0058] 图6为基板多芯片金属引脚接触区俯视图；

[0059] 图7为基板与基板内多芯片结构横截面示意图；

[0060] 图8为基板底面金属引脚阵列划分与差分对分配示意图；

[0061] 图9为基板第一、二布线区划分示意图；

[0062] 图10为基板第三布线区划分示意图；

具体实施方式

[0063] 为了有效解决单芯片大端口互连类芯片集成端口数严重受限的问题，本发明提出一种基于多层布线基板、多芯片集成的、大端口互连类芯片互连结构与相应物理实现的方法。与相应的单芯片集成方法相比，本发明可以支持多种互连结构，在芯片实现的成本、可扩展性、灵活性、兼容性等方面具有更佳的兼 顾性，同时对实现所需的集成电路制造技术要求更低，可同时提供不同端口数的、不同规格的基板集成大端口互连类芯片，在适应市场需求上，更为灵活。

[0064] 下面对本发明的技术方案进行详细说明。

[0065] 互连子芯片2：

[0066] 本发明中使用的互连芯片，简称为互连子芯片(见图1B)，具有如下特征：互连子芯片为经过测试、功能正常的裸芯片；在互连子芯片有源层表面的输入与输出引脚、供电引脚，具有用标准集成电路制造工艺制造出的、可供电气与物理接触的金属凸点；互连子芯片至少具有2个等宽、可接受与发送双向通信的、可连接芯片外部的互连端口，该端口每个方向的宽度至少为1bit位宽。

[0067] 用于构建互连通信网络的互连子芯片需集成端口数据包交换、流控与路由功能，即该芯片可根据端口接受到的数据包内部路由信息，将数据包发送到芯片的目的端口，对互连子芯片的微体系结构没有其它特别限制，可兼容不同交换与路由机制的互连芯片，该类互连子芯片定义为“第一类互连子芯片”。

[0068] 用于构建互连与计算网络的互连子芯片除了需集成端口数据包交换、流控与路由功能，还需集成用于计算的处理器与内部存储陈列，其芯片内集成的处理器与内部存储陈列可通过相应的互连端口与外部通信，该类互连子芯片定义为“第二类互连子芯片”。

[0069] 用于实现信号转换或增强的互连子芯片可以不具备数据包交换与路由功能，但该类互连子芯片不具有单独构建出互连网络的功能，一般作为端口信号转换芯片使用，该类互连子芯片定义为“第三类互连子芯片”。如果需要，在使用时，该类互连子芯片一般只与外层的第一类或第二类互连子芯片的相应端口连接，完成相应的信号转换功能，一般将该类芯片布放于基板内的互连芯片禁止布放区域内，该互连芯片禁止布放区仅对第一、二类互连子芯片有效。

[0070] 本发明所涉及的方法、结构、物理实现方法对第一类互连子芯片与第二类互连子芯片具有相同的适用性，如果端口数相同、互连功能相同，这二类互连子芯片在互联结构上可以等效互换使用，如无特别说明，以下文体中出现的互连子芯片均为第一或第二类互连子芯片。

[0071] 多芯片互连结构：

[0072] 由至少包含两个第一类或第二类或混合使用第一类与第二类互连子芯片为互连节点，节点端口间以一定的拓扑规则连接形成的网络结构。在该多芯片 互连结构中，位于特定位置的互连子芯片，其部分端口用于与该互连结构外节点通信的互连子芯片定义为“外层互连子芯片4”（见图2、3、4、5、9、10中的小矩形实线方框）；在该多芯片互连结构中，位于特定位置的互连子芯片，其全部互连端口用于与该互连结构内部节点进行内部通信的互连子芯片定义为“内层互连子芯片3”（见图2、4、5、9、10中的小矩形虚线方框）。多芯片互连结构见图2、图3、图4。

[0073] 互连基板1：

[0074] 本发明采用的基板为集成电路封装用标准基板，该类基板具有多层金属布线与布线层间垂直金属连接结构，在基板的上下二个大表面可以制造出可供与金属凸点接触的引脚金属接触区。其中，基板上表面的引脚金属接触区用于放置倒置的多个互连子芯片与其它无源器件（电阻、电容、电感），基板的下表面引脚金属接触区用于放置基板的金属凸点阵列，作为基板的引脚阵列。该类基板可以是集成电路制造中普遍使用的多层有机基板、硅过渡基板、陶瓷基板、金属基板，或一种以上基板的叠层(如硅过渡基板与有机基板的叠层），该类基板作为多芯片的电气连接与物理支撑衬底。基板结构见图1、图5、图6、图7中的最大矩形实线框及相关结构。

[0075] 根据一定的规则将多个互连子芯片倒置布放于互连基板的上表面，按互连规则构建出多个互连子芯片相应端口间的互连网络，通过基板内的多层布线、垂直连接结构、金属接触区、基板与芯片上的相应金属凸点，在基板内实现该互连网络的电气与物理连接，同时实现基板的供电网络与基板内多个互连子芯片的供电引脚连接，形成基板内系统供电网络的电气与物理连接，从而在基板封装尺度上获得更大端口的、功能等效的互连类芯片，见图1—图10相关示意。

[0076] 图1A、1B为多层基板与互连子芯片表面金属凸点阵列示意图；图1A中最大的实线矩形表示基板1，图1B中的小实线矩形代表长有金属凸点阵列的裸互连子芯片2，其中L表示基板的高度，W表示基板的宽度，h表示基板内凸点阵列的垂直间距，w表示基板内凸点阵列的垂直间距水平间距，e表示凸点的直径，1-10为凸点阵列中凸点的水平序号，A-J为凸点阵列中凸点的垂直序号，起始凸点的序号为A1，图中，10为引脚起始点标志，11为信号金属凸点区，12为电源、地金属凸点区。

[0077] 图2为32端口二级多芯片互连网络结构示意图，图中小虚线矩形表示8端口的内层互连子芯片3，短双向箭头线表示互连端口，长双向箭头线表示相应端口的逻辑互连关系，图中小实线矩形表示外层互连子芯片4。

[0078] 图3为36端口等效多芯片互连网络结构示意图，图中小矩形表示9端口的外层互连子芯片4，短双向箭头线表示互连端口，长双向箭头线表示相应端口的逻辑互连关系。

[0079] 图4为二维网格全互连网络结构示意图，图中小矩形表示8端口的互连子芯片，实线小矩形表示外层互连子芯片4，虚线小矩形表示内层互连子芯片，r1为正整数，表示互连子芯片矩阵的行数，c1为正整数，表示互连子芯片矩阵的列数；。

[0080] 图5为基板内多芯片布局示意图；图中最大的实线矩形表示基板1，虚线矩形53表示基板内互连子芯片的布放相对区域。实线小矩形表示外层互连子芯片4及其在基板内的布放相对位置，虚线小矩形表示内层互连子芯片3以及其在基板内的相对布放位置。基板内大虚线矩形框与相应的小虚线矩形框之间的局域为外层互连子芯片布放区51，虚线小矩形框内的局域为内层互连子芯片布放区52，其中，L表示基板的高度，W表示基板的宽度，a表示基板内芯片布放禁止区垂直边(虚线表示)与基板垂直边的间距，b表示基板内芯片布放禁止区水平边(虚线表示)与基板水平边的间距，基板边框与大虚线矩形框之间的区域为基板内芯片布放禁止区54，其大小可根据需求调整a、b的大小来控制。

[0081] 图6为基板多芯片金属引脚接触区俯视图；其中L、W、a、b的定义与图5相同，其中小虚线矩形框代表互连子芯片在基板上表面的相应倒扣放置位置，小虚线矩形框内的圆点阵列62表示在相应基板表面制备的金属引脚接触阵列，用以与相对应的互连子芯片表面的凸点引脚阵列2形成一一对应的电气与物理连接，大虚线矩形框表示互连子芯片布防区63，大实线和大虚线框表示互连子芯片禁放区64。

[0082] 图7为基板与基板内多芯片结构横截面示意图，其中W表示基板的宽度，h表示基板的厚度，黑色小球表示互连子芯片的金属凸点阵列2，该金属凸点阵列与基板相应引脚接触阵列（图6中示意）形成互连子芯片与基板的电气与物理连接；黑色大球表示基板底面的金属凸点陈列1，凸点间的虚线及实连线 表示基板内部的多层布线。

[0083] 图8为基板底面金属引脚阵列划分与差分对分配示意图，图8中的基板底面金属凸点引脚阵列中的凸点用{A-J/1-10}标注，该阵列被分为中央区及相邻的多层信号引脚区。其中，中央区由图8中最小的虚线矩形框82内的凸点引脚构成，该区域内的凸点引脚主要分配为供电引脚使用；与中央区相邻的环状矩形阴影内的二层凸点引脚被定义为信号区83，此区外围相邻的二层凸点引脚定义为下一个信号区，以此类推直至基板边缘。在同一信号区内的成对凸点引脚，如{A3，B3}、{C4，D4}、{E1，E2}、{D9，D10}被定义为差分引脚对，由小的椭圆虚线81标注。

[0084] 图9为基板第一、二布线区划分示意图；图9中由代表基板的最大实线矩形框内的全部基板表面与内部多层布线区域定义为第一布线区95；由通过外层互连子芯片中线的虚线连接构成的框与基板外边缘围成的环状矩形基板局域，被定义为基板的第二布线区96（由斜纹阴影标注），水平布线通道方向为97，垂直布线通道方向为98。

[0085] 图10为基板第三布线区划分示意图；图10中由通过外层互连子芯片中线的虚线连接构成的矩形框内、包括内层互连子芯片的基板局域，被定义为基板的第三布线区99（由交叉纹阴影标注）。

[0086] 基板内多个互连子芯片的优化布局分区与布局规则：根据大端口、多芯片互连网络结构的特点，将基板划分为三个区域，如图5示意，第一布放区域为芯片布放禁止区，该区域为图5中54代表基板的大实线框与基板内的大虚线框之间的基板上表面区域，其大小可以根据具体需求，通过调整a、b参数的大小来设置。在该区域内禁止放置第一、二类互连子芯片，但可以放置面积较小的第三类互连子芯片、无源器件（电阻、电容、电感），以便于提高多芯片外接端口与基板底面外接金属凸点阵列连接布线的成功率；第二布放区域与第一区毗连，为图5中51表示，由大虚线框与中虚线框之间的基板上表面区域构成，在该区域内仅放置第一类或第二类外层互连子芯片、无源器件；第三布放区域与第二布放区域毗连，为图5中52示意，由中虚线框内的基板上表面区域构成，在该区域内仅放置第一类或第二类内层互连子芯片、无源器件。上述基板内多芯片的布局方式有利于基板内多个互连子芯片间的互连布线、供电布线优化与布通率，上述适合基板集成多芯片互连结构的布局与布局划分特征 是外层互连子芯片放置于基板可布芯片区的外边缘区域，内层互连子芯片只可放置于基板芯片布放区的内层区域。

[0087] 基板底面金属凸点阵列引脚优化分区与分配规则：根据大端口、多芯片互连网络的结构特点，对基板底面的金属凸点引脚阵列按下面的优化规则进行分配，基板金属凸点引脚阵列整体上划分为中央区及多层信号区，见图8示意。在图8中82表示中央区，由图中最小的矩形虚线框及框内的金属凸点构成，中央区内的金属凸点引脚主要用于电源、地引脚，分配为供电引脚；每个信号区由中央区外围的相邻二层金属凸点阵列构成，见图8中83表示，带阴影矩形环状区域内的凸点阵列构成，在基板底面可以根据总的外接信号数划分出多个环状的信号区。各个信号区内的引脚，优先分配给高速差分对信号，其次分配给各类其它输入、输出信号使用，对分配剩余的金属凸点引脚，可以作供电引脚使用，并尽可能均匀分布在高速差分信号引脚对与其它信号引脚之间，起到噪声信号隔离作用。高速端口一般均以差分方式输入与输出，因此每个互连子芯片的互连端口至少需二对差分信号（至少一对差分信号用于发送，至少一对差分信号用于接收），即需4个金属凸点以形成二对差分对引脚。在信号区内，对需要构成差分信号对的引脚，按直接上下二个凸点引脚构成一对差分信号对的规则，见图8中81代表的小椭圆虚线框内的二个凸点示意，在信号层内逐次均匀分配给外层互连子芯片的外接端口的相应收发差分信号对；优先使用最外侧信号区，该区内的基板凸点引脚分配完后，再使用次内侧信号区，直至完成基板内所有外层互连子芯片外接端口差分信号引脚对的分配。上述基板底部金属凸点引脚阵列的分区与差分信号引脚对的分配规则，可以有效提高基板底部高速差分信号对的引出数量与引出率、保证差分对线序、提高差分对的信号完整性、有效减少基板与系统PCB板所需的布线信号层数、降低成本。上述基板引脚阵列划分与差分对信号引脚成对分配的特征是：沿着基板引脚阵列的最外边缘向阵列中央分为两大类引脚区域，信号引脚区域与中央供电引脚区域；其中每层信号引脚区域采用相邻二层阵列引脚构成，由阵列外侧向阵列内逐二层收缩直至中央供电区为止；基板内的外层互连子芯片外接端口高速差分信号优先使用最外层基板信号引脚层，差分引脚对由信号层外圈与内圈引脚组织，如图8中的{A6,B6}、{E10,E9}、{J5,I5}、{D1,D2}凸点引脚对。

[0088] 基板多芯片布线优化分区与布线规则：根据上述基板多芯片的布局规则、基板底部金属凸点引脚分区与分配规则，将位于基板上的多芯片的引脚分为3个布线引脚群，所有基板内的互连子芯片电源与接地引脚、基板引脚阵列中的电源与接地引脚、基板内无源器件的电源与接地引脚，分为第一布线引脚群；基板内所有外层互连子芯片需外接的互连端口引脚、相应无缘器件引脚分为第二布线引脚群；其余的芯片与器件引脚分为第三布线引脚群，其中包括所有外层互连子芯片内端口引脚、与其有互连关系的所有内层互连子芯片端口引脚、有互连关系的内层互连子芯片端口相应引脚以及芯片辅助引脚等。整个基板的布线表面与其下覆盖的布线层划分为三个布线区，第一布线区为整个基板的全部可布线区域与布线资源，图9中95示意；第二布线区为基板外层芯片中线框到基板外边缘内的可布线区与布线资源，该布线局域由图9中通过外层互连子芯片的中线框与基板边缘框内包含的带斜纹的阴影局域96示意，97表示基板的水平布线方向，98表示基板的垂直布线方向。第三布线区为外层芯片中线框以内的基板区域与布线资源，由图10中通过外层互连子芯片的中线框内包含的带交叉纹的阴影局域99示意。布线时，优先处理第一布线群，该布线群内的引脚尽可能以最短连线的原则，先行布通；然后优先处理第二布线群内的引脚，该布线群优先使用第二布线区内的布线资源，优先与基板底部最外侧环状圈内的信号引脚布通，逐次使用内侧环状圈内的信号引脚，直至布通所有外层互连子芯片的外接端口引脚，当第二布线区资源短缺不够用时，可以适当借用第三布线区资源；第三布线群首先使用第三布线区布线资源，设法完成外层互连子芯片端口引脚与内层互连子芯片引脚间的相应连接布线，然后设法完成内层互连子芯片端口间相应引脚的连接布线，最后设法完成辅助引脚的连接布线。当第三布线区布线资源短缺不够用时，在不影响第二布线区布线的情况下，可以从第二布线区借用相应的布线资源。布局、引脚分配、布线三部分是相互迭代、优化地过程。上述适合基板多芯片互连集成的布线特征是：除了基板供电布线分区外，基板内至少还具有第二与第三布线分区，第二布线分区优先给基板内外层互连子芯片外接端口布线使用，互连结构中的其它端口互连线使用第三布线分区布线资源。

[0089] 适合基板集成的多芯片互连结构生成规则1：设选用的互连子芯片，其端 口数为p（p为正偶数），称为p端口互连子芯片，如果采用二级互连，则选用m=3p/2个互连子芯片（见图2示意，p=8，m=12），其中选用m1=p个互连子芯片作为第一级互连网络中的外层节点（见图2中4实线矩形示意），每个外层节点p/2个端口用于外部连接，其余p/2个端口用于与内层互连节点的相应端口连接。选用m2=p/2个互连子芯片作为第二级网络中的内层互连节点（见图2中3虚线矩形示意），每个内层互连节点的所有p个端口全部用于与相应的外层端口内连端口连接。每个内层互连节点的端口（共p个）分别与第一级网络中p个不同位置的外层节点中的一个对应内连端口连接，形成不重复的p条连接；以此方式历遍所有2
内层互连节点，这样所有内层与所有外层节点间共形成L=p/2条不重复的连接（如图2中
2
相对较长的双箭头线示意），按此方法构建的等效互连结构具有N=m1xm2=p/2个端口，共需
2
m=3p/2个互连子芯片，各级间具有相同的等分带宽p/2，其最长端口互连路径需跨越3个互连子芯片，最小端口互连路径仅需跨越一个互连子芯片其最长端口互连路径需跨越3个互连子芯片。等效互连结构的端口数与所用互连子芯片的总数比值=N/m=p/3,等效互连结构的端口数与互连子芯片端口数比值=N/p=1/2p。当互连子芯片的端口数片p=q,q>=3的奇数时，因为q为奇数，不能被2整除，此时可仅使用互连子芯片的（q-1）个端口来构建所需的等效互连芯片。如果采用二级互连，按规则1操作就可以得到相应的结果，其中最大的等效
2
大端口互连芯片的端口数N=(q-1)/2，共需互连子芯片数m=3/2(q-1)。等效互连芯片的最长端口互连路径需跨越3个互连子芯片，最小端口互连路径仅需跨越一个互连子芯片。该多芯片结构具有使用较少的互连子芯片构造出较大等分带宽互连结构的特点。

[0090] 适合基板集成的多芯片互连结构生成规则2：设选用的互连子芯片，其端口数为p=3q（q为正数），如果采用二级互连（见图3示意），则选用m=4q个互连子芯片，其中选用m1=2q个互连子芯片作为第一级互连网络中的外层节点（见图3中的实线矩形示意），每个外层节点中q个端口用于外连，剩余的2q个端口用于层间节点间连接；选m2=2q个互连子芯片作为第二级网络中的外层节点，该层中每个节点q个端口用于外连，剩余2q个端口用于层间节点间连接；第一级中每个外层节点的内连端口（共2q个端口）分别与第二级网络中2q个不同位置上的外层节点（共2q个）中的一个内连端口连接，形成 不重复的2q条不2
重复的连接；以此方式历遍所有第一级外层节点，这样二级节点间共形成L=4q条连接，（如
2 2
图3中的双箭头长线示意），按此方法构建的等效互连结构具有N=m1xm2=4q=4p/9个端口，共需m=4q=4p/3个互连子芯片，其最长端口互连路径需跨越3个互连子芯片，最小端口互连路径仅需跨越一个互连子芯片。该等效互连结构的内部等分带宽与外部等分带宽相等
2
=4p/9。该等效互连结构的端口数与所用互连子芯片的总数比值=N/m=p/3p,等效互连结构的端口数与互连子芯片端口数比值=N/p=4p/9该多芯片互连结构具有良好的多芯片通信最小平均延时特点。

[0091] 适合基板集成的多芯片互连结构生成规则3：设选用的互连子芯片其端口数为p（p为正偶数），则将互连子芯片构成二维矩阵布局（见图4示意，p=8，其中小矩形框代表互连子芯片），每四个互连子芯片构成一个基本单元，四个互连子芯片间全互连；若每行r1(r1为正整数)个互连子芯片，每列c1（c1为正整数）个互连子芯片，则共需m=r1×c1个互连子芯片，其中最外层的互连子芯片数为m1=(2r1+2c1-4)；位于四个顶点的每个互连子芯片使用3个端口与邻近互连子芯片互连，除顶点以外的每个最外层互连子芯片（见图4中4标示的实线小矩形框示意）使用5个端口与邻近互连子芯片互连，每个内层互连子芯片（见图4中3标示的虚线小矩形框示意）的8个端口用于与邻近互连子芯片互连；以此方式历遍所有第一层外层节点，这样二级节点间共形成L=（5×m1）-8条连接（见图4中的连接线示意），按此方法构建的等效互连结构具有N=（m1×p）-L=(2r1+2c1)(p-5)-4p+28个端口，其最长端口互连路径需跨越该二维互连阵列中最长的对角线上的互连子芯片构成的路径，最小端口互连路径仅需跨越一个互连子芯片。该互连结构具有良好的互连线局部连接性与均匀的布局密度，有利于基板内多芯片互连布局与布线。

[0092] 为了使本发明的目的、技术方案更加清楚明白，结合附图及实施例，演示如何使用本发明的方法与结构，以一种8端口的互连子芯片来实现32端口基板集成多芯片等效互连芯片的方法与过程。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

[0093] 步骤一：按系统要求选定互连子芯片规格与设计，生产出该规格的互连子芯片硅晶圆，本例中使用p=8的8端口的互连子芯片。

[0094] 步骤二：使用集成电路封装金属凸点制造技术在已造好的硅晶圆表面生长 互连子芯片引脚的金属凸点，完成晶圆测试、切割，分拣出合格的裸互连子芯片备相关后续过程使用。裸互连子芯片表面金属引脚凸点阵列见图1B。

[0095] 步骤三：根据系统互连设计要求选定等效大端口互连芯片的规格，本例中等效大端口互连芯片为32端口。使用本发明中的互连构造规则1方法构建具体的基板多芯片集成用的互连结构，确定每个基板使用的裸互连子芯片数目。在该例中的等效32端口互连结构是二级互连网络，每级间具有相同的等分带宽，端口最长互连路径是三个互连子芯片端口级联路径，端口最小互连路径是一个互连子芯片端口路径，共需m=12个8端口的互连子芯片，其中外层互连子芯片m1=8个、内层互连子芯片m2=4个。等效32端口二级互连网络结构见图2示意。

[0096] 步骤四：根据步骤一、三中8端口互连子芯片、等效32端口互连芯片的端口的具体规划参数，如芯片面积、功耗、总的引脚数、总的高速差分对数等，确定基板的初始参数，如基板大小、层数、底部金属凸点阵列大小、基板上下面的金属凸点间距、布线宽度与间距等。基板结构见图5、图6示意。

[0097] 步骤五：根据以上互连子芯片、互连结构、基板参数，先开始基板布局，[0098] 将8个互连子芯片均匀的布放于基板的外层互连子芯片布放区,见图5中的51示意，4个互连子芯片均匀的布放于基板内层互连子芯片布放区，见图5中的52示意，基板内多芯片的布放见图5中的53示意。然后在基板上表面设计出与裸互连子芯片金属凸点引脚阵列相对应的基板内互连子芯片引脚金属接触区，见图6中的61与62示意。基板结构与多芯片布放横截面结构，见图7示意。

[0099] 步骤六：基板底面金属凸点接触引脚阵列划分与引脚分配。在此过程中根据基板内多芯片的引脚个数、供电需求，将基板的引脚阵列从基板边缘引脚开始直至阵列的中央引脚划分为多层信号引脚区（见图8中的83示意）与中央供电区（见图8中的82示意），其中信号层的引脚是由基板阵列引脚中连续二圈引脚构成，以便高速差分信号对的分配与引出。具体见图8示意。

[0100] 步骤七：基板高速差分对引脚与普通信号引脚分配。优先将基板引脚阵列最外层的引脚按距离最短原则，成对的分配给基板内的外层互连子芯片外接端口，见图8中的{A3，B3}、{A4，B4}、{A5，B5}示意，直至所有高速差分对信号都分配了相应的基板引脚阵列中的引脚对，然后再给普通信号分配基板引脚 阵列中的引脚。如果最外层引脚分完，可以接着使用次外层引脚层，见图8中的{C4,D4}、{C5、D5}示意，直至完成所有需引出的信号引脚分布。如果除了基板引脚阵列中央供电区外，在外围信号层还有空余的引脚，可以将这些剩余的引脚作为供电、地引脚，将这类引脚均匀的分布于其它信号引脚间起到信号隔离作用，以提高信号完整性、改善基板供电。按此方法形成的基板引脚阵列与基板内多芯片引脚连接关系表，可以输入到EDA布线工具中，供后续布线使用。基板引脚阵列高速差分对的构造方法见图8示意。

[0101] 步骤八：根据上述基板多芯片的布局规则、基板底部金属凸点引脚分区与分配规则，将位于基板上的多芯片的引脚分为3个布线群，所有基板内的互连子芯片电源与接地引脚、基板引脚阵列中的电源与接地引脚，分为第一布线群；其中所有外层互连子芯片需外接的互连端口引脚分为第二布线群；其余的引脚分为第三布线群，其中包括所有外层互连子芯片内端口引脚、与其有互连关系的所有内层互连子芯片端口引脚、有互连关系的内层互连子芯片端口相应引脚以及芯片辅助引脚等。整个基板的布线表面与布线层划分为三个布线区，第一布线区为整个基板的全部可布线区域与布线资源，见图9的95示意，第二布线区为基板外层芯片中线到基板外边缘内的可布线区与布线资源，见图9的96示意，第三布线区为外层芯片中线以内的基板区域与布线资源，见图10的99示意。布线时，优先处理第一布线群，该布线群内的引脚以最短连线的原则，先行布通；然后优先处理第二布线群内的引脚，该布线群优先使用第二布线区内的布线资源，优先与基板底部最外侧环状圈内的信号引脚布通，逐次使用内侧环状圈内的信号引脚，直至布通所有外层互连子芯片的外接端口引脚，当第二布线区资源短缺不够用时，可以适当借用第三布线区资源；第三布线群首先使用第三布线区布线资源设法完成外层互连子芯片端口引脚与内层互连子芯片引脚间的相应连接布线，然后设法完成内层互连子芯片端口间相应引脚的连接布线，最后设法完成辅助引脚的连接布线。当第三布线区布线资源短缺不够用时，在不影响第二布线区布线的情况下，可以从第二布线区借用相应的布线资源。布局、引脚分配、布线三部分是相互迭代、优化地过程。

[0102] 步骤九：根据最后基板内多芯片的布局、引脚阵列分配、布线分区，完成基板布线。根据具体布线结果，提取布线参数，对基板的设计质量进行一系列定量分析与评估，包括对高速差分信号对进行信号完整性分析、对基板内多芯 片进行散热分析等，根据分析结果等来判断基板设计是否符合系统设计要求。如果不符合，则根据具体情况对基板结构参数、基板设计进行相应的调整，重复步骤五到步骤九的过程，直至基板结构参数与相应的基板设计结果符合要求。

[0103] 步骤十：将完成好的基板设计提交给相应厂家生产，经测试后，选出合格的基板备后续使用。

[0104] 步骤十一：将已生产出的合格8端口裸互连子芯片与合格多层布线基板送交基板封装厂家，按多芯片基板封装要求，使用集成电路封装技术完成基板内的多芯片封装、基板底部金属凸点阵列的生长、相关测试等具体工艺过程，直至交给客户32端口的基板多芯片集成等效大端口互连芯片小批量样片。

[0105] 步骤十二：客户对该32端口的基板多芯片集成等效大端口互连芯片样片进行相关测试、系统验证，完成最后过程。

[0106] 综合上述，本发明提出一种基于多层布线基板、多芯片集成的、大端口互连类芯片互连构建与物理实现方法。结合多层布线基板的物理结构特点，提出适用于基板多芯片集成的基板内多芯片互连构建、多芯片布局、基板引脚阵列划分与分配、高速差分信号对引脚对分配以及基板布线的有效分区与划分方法。利用本发明方法，可以在基板封装尺度上，有效实现等效的大端口互连类芯片。与相应的单芯片集成实现方法相比，本发明方法可以支持多种互连结构，兼容多种微体系结构的互连子芯片，能有效的利用不同功能互连子芯片的特点，而在芯片实现的成本、可扩展性、灵活性、兼容性等方面具有更佳的兼顾性，同时对实现所需的集成电路制造技术要求更低，可同时提供不同端口数的、不同规格的互连芯片，在适应市场需求上，更为灵活。

[0107] 本领域的技术人员在不脱离权利要求书确定的本发明的精神和范围的条件下，还可以对以上内容进行各种各样的修改。因此本发明的范围并不仅限于以上的说明，而是由权利要求书的范围来确定的。