一种阵列基板及其制作方法、显示装置

摘要

本发明提供了一种阵列基板及其制作方法、显示装置，涉及显示技术领域，解决了现有技术中阵列基板上像素电极和数据线形成存储电容，栅绝缘层的层间电容大，对像素电极的干扰的问题。一种阵列基板，包括设置在衬底基板上的栅绝缘层、像素电极层、数据线金属层，其中，数据线金属层包括数据线，像素电极层包括像素电极；栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度。

权利要求

1.一种阵列基板，包括设置在衬底基板上的栅绝缘层、像素电极层、数据线金属层，其中，数据线金属层包括数据线，像素电极层包括像素电极；其特征在于，栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度；

所述阵列基板还包括设置在衬底基板上的钝化层，所述钝化层覆盖所述栅绝缘层对应所述像素电极和数据线之间的区域；所述钝化层位于所述像素电极和所述数据线的上方。

2.根据权利要求1所述的阵列基板，其特征在于，所述栅绝缘层位于所述数据线和像素电极的下方。

3.根据权利要求1所述的阵列基板，其特征在于，所述栅绝缘层位于所述数据线和所述像素电极的上方。

4.根据权利要求1所述的阵列基板，其特征在于，所述栅绝缘层位于所述像素电极的上方，且位于所述数据线的下方。

5.根据权利要求1所述的阵列基板，其特征在于，所述栅绝缘层位于所述像素电极的下方，且位于所述数据线的上方。

6.根据权利要求1所述的阵列基板，其特征在于，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5 -4/5。

7.根据权利要求2所述的阵列基板，其特征在于，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。

8.一种显示装置，其特征在于，包括权利要求1-7任一项所述的阵列基板。

9.一种阵列基板的制作方法，包括：在衬底基板上形成栅绝缘层、像素电极层、数据线金属层的步骤，其中，数据线金属层包括数据线，像素电极层包括像素电极；其特征在于，在衬底基板上形成栅绝缘层具体为：在衬底基板上形成栅绝缘薄膜以及对栅绝缘薄膜进行刻蚀的步骤，以使得栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度；

所述方法还包括：在所述衬底上形成钝化层，所述钝化层覆盖所述栅绝缘层对应所述像素电极和数据线之间的区域；所述钝化层位于所述像素电极和所述数据线的上方。

10.根据权利要求9所述的制作方法，其特征在于，所述栅绝缘层位于所述数据线和像素电极的下方。

11.根据权利要求10所述的制作方法，其特征在于，依次在衬底基板上形成栅绝缘薄膜和像素电极层之后，在衬底基板上形成数据线金属层之前，对所述栅绝缘薄膜进行刻蚀。

12.根据权利要求10所述的制作方法，其特征在于，依次在衬底基板上形成栅绝缘薄膜和数据线金属层之后，在衬底基板上形成像素电极层之前，对所述栅绝缘薄膜进行刻蚀。

13.根据权利要求10所述的制作方法，其特征在于，依次在衬底基板上形成栅绝缘薄膜、像素电极层以及数据线金属层之后或依次在衬底基板上形成栅绝缘薄膜、数据线金属层以及像素电极层之后，对所述栅绝缘薄膜进行刻蚀。

14.根据权利要求9所述的制作方法，其特征在于，所述栅绝缘层位于所述数据线和所述像素电极的上方。

15.根据权利要求14所述的制作方法，其特征在于，在衬底基板上形成数据线金属层和像素电极层之后，在衬底基板上形成栅绝缘薄膜，并对衬底基板上的栅绝缘薄膜进行刻蚀。

16.根据权利要求9所述的制作方法，其特征在于，所述栅绝缘层位于所述像素电极上方，且位于所述数据线下方。

17.根据权利要求16所述的制作方法，其特征在于，依次在衬底基板上形成像素电极层、栅绝缘薄膜和数据线金属层之后，对所述栅绝缘薄膜进行刻蚀。

18.根据权利要求16所述的制作方法，其特征在于，依次在衬底基板上形成像素电极层和栅绝缘薄膜之后，在衬底基板上形成数据线金属层之前，对所述栅绝缘薄膜进行刻蚀。

19.根据权利要求9所述的制作方法，其特征在于，所述栅绝缘层位于所述像素电极下方，且位于所述数据线上方。

20.根据权利要求19所述的制作方法，其特征在于，依次在衬底基板上形成数据线金属层、栅绝缘薄膜以及像素电极层之后，对所述栅绝缘薄膜进行刻蚀。

21.根据权利要求19所述的制作方法，其特征在于，依次在衬底基板上形成数据线金属层和栅绝缘薄膜之后，在衬底基板上形成像素电极层之前，对所述栅绝缘薄膜进行刻蚀。

22.根据权利要求9-21任一项所述的制作方法，其特征在于，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5 -4/5。

23.根据权利要求22所述的制作方法，其特征在于，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。

说明书

一种阵列基板及其制作方法、显示装置

技术领域

[0001] 本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。

背景技术

[0002] 现有的液晶显示面板，包括阵列基板、彩膜基板以及设置在阵列基板和彩膜基板之间的液晶。如图1、图2所示，液晶显示器中的阵列基板包括：透明基板1以及依次设置在透明基板1上的栅金属层、栅绝缘层7、有源层8、源漏金属层以及透明导电层，其中，栅金属层包括：栅线2和栅极31，源漏金属层包括：数据线4、公共电极线6、源极32和漏极33，透明导电层包括：像素电极5。如图2所示，现有的阵列基板上数据线4与像素电极5通过栅绝缘层7和钝化层9绝缘，形成存储电容，但由于栅绝缘层7的层间电容大于钝化层8的层间电容，即像素电极5与数据线4之间的电容a=b＜c。这样数据线对像素电极的干扰比较严重，会出现响度电极信号异常，进而影响显示效果。

发明内容

[0003] 本发明的实施例提供一种阵列基板及其制作方法、显示装置，通过所述阵列基板可以减小公共电极线和像素电极之间的电容，减小公共电极线对像素电极的干扰。

[0004] 为达到上述目的，本发明的实施例采用如下技术方案：

[0005] 本发明实施例提供了一种阵列基板，包括设置在衬底基板上的栅绝缘层、像素电极层、数据线金属层，其中，数据线金属层包括数据线，像素电极层包括像素电极；栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度。

[0006] 可选的，所述栅绝缘层位于所述数据线和像素电极的下方。

[0007] 可选的，所述栅绝缘层位于所述数据线和所述像素电极的上方。

[0008] 可选的，所述栅绝缘层位于所述像素电极上方，且位于所述数据线下方。

[0009] 可选的，所述栅绝缘层位于所述像素电极下方，且位于所述数据线上方。

[0010] 可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。

[0011] 可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。

[0012] 本发明实施例提供了一种显示装置，包括本发明实施例提供的任一所述的阵列基板。

[0013] 本发明实施例提供了一种阵列基板的制作方法，包括：在衬底基板上形成栅绝缘层、像素电极层、数据线金属层的步骤，其中，数据线金属层包括数据线，像素电极层包括像素电极；在衬底基板上形成栅绝缘层具体为：在衬底基板上形成栅绝缘薄膜以及对栅绝缘薄膜进行刻蚀的步骤，以使得栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度。

[0014] 可选的，所述栅绝缘层位于所述数据线和像素电极的下方。

[0015] 可选的，依次在衬底基板上形成栅绝缘薄膜和像素电极层之后，在衬底基板上形成数据线金属层之前，对所述栅绝缘薄膜进行刻蚀。

[0016] 可选的，依次在衬底基板上形成栅绝缘薄膜和数据线金属层之后，在衬底基板上形成像素电极层之前，对所述栅绝缘薄膜进行刻蚀。

[0017] 可选的，依次在衬底基板上形成栅绝缘薄膜、像素电极层以及数据线金属层之后或依次在衬底基板上形成栅绝缘薄膜、数据线金属层以及像素电极层之后，对所述栅绝缘薄膜进行刻蚀。

[0018] 可选的，所述栅绝缘层位于所述数据线和所述像素电极的上方。

[0019] 可选的，在衬底基板上形成数据线金属层和像素电极层之后，在衬底基板上形成栅绝缘薄膜，并对衬底基板上的栅绝缘薄膜进行刻蚀。

[0020] 可选的，所述栅绝缘层位于所述像素电极上方，且位于所述数据线下方。

[0021] 可选的，依次在衬底基板上形成像素电极层、栅绝缘薄膜和数据线金属层之后，对所述栅绝缘薄膜进行刻蚀。

[0022] 可选的，依次在衬底基板上形成像素电极层和栅绝缘薄膜之后，在衬底基板上形成数据线金属层之前，对所述栅绝缘薄膜进行刻蚀。

[0023] 可选的，所述栅绝缘层位于所述像素电极下方，且位于所述数据线上方。

[0024] 可选的，依次在衬底基板上形成数据线金属层、栅绝缘薄膜以及像素电极层之后，对所述栅绝缘薄膜进行刻蚀。

[0025] 可选的，依次在衬底基板上形成数据线金属层和栅绝缘薄膜之后，在衬底基板上形成像素电极层之前，对所述栅绝缘薄膜进行刻蚀。

[0026] 可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。

[0027] 可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。

[0028] 本发明实施例提供的一种阵列基板及其制作方法、显示装置，所述阵列基板的像素电极和数据线位于栅绝缘层和钝化层之间，且像素电极和数据线间隔一定距离形成存储电容，栅绝缘层位于像素电极和数据线的下面，且栅绝缘层与像素电极对应的区域的厚度至少大于栅绝缘层对应像素电极和数据线之间的区域的厚度，在像素电极和数据线之间形成的存储电容几乎是由钝化层产生的，其层间电容小，可以减小对像素电极的干扰，提升显示效果。

附图说明

[0029] 图1为现有的阵列基板像素单元俯视结构示意图；

[0030] 图2为图1的局部剖视结构示意图;

[0031] 图3为本发明实施例提供的一种阵列基板像素单元局部剖视结构示意图；

[0032] 图4为本发明实施例提供的另一种阵列基板像素单元局部剖视结构示意图；

[0033] 图5为本发明实施例提供的另一种阵列基板像素单元局部剖视结构示意图；

[0034] 图6为本发明实施例提供的另一种阵列基板像素单元局部剖视结构示意图；

[0035] 图7为本发明实施例提供的另一种阵列基板像素单元局部剖视结构示意图；

[0036] 图8为本发明实施例提供的另一种阵列基板像素单元局部剖视结构示意图；

[0037] 图9为本发明实施例提供的另一种阵列基板像素单元局部剖视结构示意图；

[0038] 图10为本发明实施例提供的一种阵列基板制作方法示意图；

[0039] 图11为图10所示的制作方法中在衬底基板上形成栅绝缘薄膜的示意图；

[0040] 图12为图10所示的制作方法中在衬底基板上形成像素电极的示意图；

[0041] 图13为图10所示的制作方法中对衬底基板上形成的栅绝缘薄膜刻蚀后的示意图；

[0042] 图14为图10所示的制作方法中在衬底基板上形成数据线的示意图；

[0043] 图15为本发明实施例提供的另一种阵列基板制作方法示意图；

[0044] 图16为图15所示的制作方法中在衬底基板上形成数据线的示意图；

[0045] 图17为图15所示的制作方法中对衬底基板上形成的栅绝缘薄膜刻蚀后的示意图；

[0046] 图18为图15所示的制作方法中在衬底基板上形成像素电极的示意图；

[0047] 图19为本发明实施例提供的另一种阵列基板制作方法示意图；

[0048] 图20为图19所示的制作方法中在衬底基板上形成像素电极和数据线的示意图；

[0049] 图21为图19所示的制作方法中对衬底基板上形成的栅绝缘薄膜刻蚀后的示意图；

[0050] 图22为本发明实施例提供的另一种阵列基板制作方法示意图；

[0051] 图23为本发明实施例提供的另一种阵列基板制作方法示意图；

[0052] 图24为本发明实施例提供的另一种阵列基板制作方法示意图；

[0053] 图25为本发明实施例提供的另一种阵列基板制作方法示意图；

[0054] 图26为本发明实施例提供的另一种阵列基板制作方法示意图；

[0055] 附图标记:

[0056] 1-衬底基板;2-栅线；3-薄膜晶体管；31-栅极；32-源极；33-漏极；4-数据线；5-像素电极；6-公共电极线；7-栅绝缘层；70-栅绝缘薄膜；8-钝化层。

具体实施方式

[0057] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

[0058] 本发明实施例提供了一种阵列基板，如图3-图9所示，包括设置在衬底基板上的栅绝缘层7、像素电极层8、数据线金属层，其中，数据线金属层包括数据线4，像素电极层包括像素电极5；栅绝缘层7对应像素电极5和数据线4之间的区域的厚度小于栅绝缘层7与像素电极5对应的区域的厚度和/或栅绝缘层7与数据线4对应的区域的厚度。

[0059] 需要说明的是，现有技术中，栅绝缘层在制作过程中一般首先沉积栅绝缘薄膜，再对所述栅绝缘薄膜进行刻蚀，其中，沉积的栅绝缘薄膜的厚度是相同的，本发明实施例中，通过刻蚀栅绝缘薄膜的部分，使得刻蚀后形成的栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度。本发明附图中的阵列基板为局部放大视图，图中仅示出与本发明的发明点相关的薄膜或层结构。所述栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度，可以是栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度；可以是栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与数据线对应的区域的厚度；还可以是栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度。本发明实施例中，所述“上”、“下”以制作薄膜或层结构的顺序为依据，例如在先制作的薄膜或层结构在“下”，在后制作的薄膜或层结构在“上”。

[0060] 在本发明所有实施例中，需要阐明“薄膜”和“层”的定义，以及之间的关系。其中，“薄膜”是指利用某一种材料在基板上利用沉积或其他工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”；若在整个制作过程当中该“薄膜”还需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。示例的，上述的栅绝缘层可以是在透明基板上沉积SiNx（氮化硅）薄膜，在对形成的氮化硅薄膜进行刻蚀得到栅绝缘层。当然，可以是对形成的氮化硅薄膜进行过孔刻蚀等其他目的的刻蚀，本发明实施例中，对所述栅绝缘薄膜进行刻蚀以使得栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度。

[0061] 本发明实施例提供的一种阵列基板，所述阵列基板上栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度，则在像素电极和数据线之间形成的存储电容几乎是由绝缘层或钝化层产生，其层间电容小，可以保证电极信号的正常，提升显示效果。

[0062] 可选的，所述栅绝缘层位于所述数据线和像素电极的下方。需要说明的是，阵列基板上包括栅极、有源层、源级和漏极，其中，栅极、源极和漏极薄膜晶体管的三个电极，源极和漏极同层设置且绝缘，有源层使得栅极与源极和漏极绝缘，一般根据有源层和栅极的位置关系将薄膜晶体管分为两类。一类是栅极位于有源层（以及源极和漏极）的下面，这类称之为底栅型薄膜晶体管；一类是栅极位于有源层（以及源极和漏极）的上面，这类称之为顶栅型薄膜晶体管。上述顶栅型薄膜晶体管和底栅型薄膜晶体管其源极和漏极同层设置，另外，还有一种侧栅型薄膜晶体管，其源极和漏极沿垂直基板的方向一个靠近基板，一个远离基板。

[0063] 所述栅绝缘层位于所述数据线和像素电极的下方，则所述阵列基板上的薄膜晶体管为底栅型薄膜晶体管，其可以是如图3-图5所示。具体的，图3中，栅绝缘层7对应像素电极5和数据线4之间的区域的厚度小于栅绝缘层7与像素电极5对应的区域的厚度和栅绝缘层7与数据线4对应的区域的厚度；图4中，且栅绝缘层7对应像素电极5和数据线4之间的区域的厚度小于栅绝缘层7与像素电极5对应的区域的厚度；图5中，且栅绝缘层7对应像素电极5和数据线4之间的区域的厚度小于栅绝缘层7与数据线4对应的区域的厚度。需要说明的是，附图中“a”、“b”、“c”主要用于说明像素电极和数据线形成的电容和电场的关系，其不代表实际的电容和电场。

[0064] 可选的，所述栅绝缘层位于所述数据线和所述像素电极的上方。具体的，如图6、图7所示，栅绝缘层7位于数据线4和像素电极5的上方，其可以是顶栅型薄膜晶体管。图6、图7中，栅绝缘层7对应像素电极5和数据线4之间的区域的厚度小于栅绝缘层7与像素电极5对应的区域的厚度和栅绝缘层7与数据线4对应的区域的厚度。

[0065] 可选的，所述栅绝缘层位于所述像素电极上方，且位于所述数据线下方。具体的，如图8所示，栅绝缘层7位于像素电极5上方，位于所述数据线4下方。栅绝缘层7对应像素电极5和数据线4之间的区域的厚度小于栅绝缘层7与像素电极5对应的区域的厚度和栅绝缘层7与数据线4对应的区域的厚度。当然，当所述栅绝缘层位于所述像素电极上方，且位于所述数据线下方，所述栅绝缘层对应像素电极和数据线之间的区域的厚度还可以是小于栅绝缘层与像素电极对应的区域的厚度或栅绝缘层与数据线对应的区域的厚度，本发明实施例中仅以图8为例进行详细说明。

[0066] 可选的，所述栅绝缘层位于所述像素电极下方，且位于所述数据线上方。具体的，如图9所示，栅绝缘层7位于像素电极5下方，位于所述数据线4上方。栅绝缘层7对应像素电极5和数据线4之间的区域的厚度小于栅绝缘层7与像素电极5对应的区域的厚度和栅绝缘层7与数据线4对应的区域的厚度。当然，当所述栅绝缘层位于所述像素电极下方，且位于所述数据线上方，所述栅绝缘层对应像素电极和数据线之间的区域的厚度还可以是小于栅绝缘层与像素电极对应的区域的厚度或栅绝缘层与数据线对应的区域的厚度，本发明实施例中仅以图8为例进行详细说明。

[0067] 可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。且优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0068] 本发明实施例提供了一种显示装置，包括本发明实施例提供的任一所述的阵列基板。所述显示装置可以为液晶显示器、电子纸、OLED(Organic Light-Emitting Diode,有机发光二极管)显示器等显示器件以及包括这些显示器件的电视、数码相机、手机、平板电脑等任何具有显示功能的产品或者部件。

[0069] 本发明实施例提供了一种阵列基板的制作方法，包括：在衬底基板上形成栅绝缘层、像素电极层、数据线金属层的步骤，其中，数据线金属层包括数据线，像素电极层包括像素电极；在衬底基板上形成栅绝缘层具体为：在衬底基板上形成栅绝缘薄膜以及对栅绝缘薄膜进行刻蚀的步骤，以使得栅绝缘层对应像素电极和数据线之间的区域的厚度小于栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度。

[0070] 需要说明的是，阵列基板上各层或薄膜的制作顺序根据阵列基板上的设置可以不同。例如阵列基板上的薄膜晶体管为顶栅型薄膜晶体管和阵列基板上的薄膜晶体管为底栅型薄膜晶体管的制作方法有所不同，且相同薄膜晶体管的阵列基板的制作方法也有所不同。下面本发明实施例将对包括这两种类型的薄膜晶体管的阵列基板进行详细说明。

[0071] 可选的，如图3-图5所示，所述栅绝缘层7位于所述数据线4和像素电极5的下方。

[0072] 可选的，依次在衬底基板上形成栅绝缘薄膜和像素电极层之后，在衬底基板上形成数据线金属层之前，对所述栅绝缘薄膜进行刻蚀。具体的，如图10所示，本发明实施例提供了一种阵列基板的制作方法，包括：

[0073] 步骤S101、在衬底基板上形成栅绝缘薄膜。

[0074] 具体的，如图11所示，在衬底基板1上形成栅绝缘薄膜70。需要说明的是，所示衬底基板可以是透明基板也可以是形成有其他薄膜或层结构的基板。例如，所示衬底基板可以是形成有栅金属层的基板。

[0075] 需要说明的是，本发明中对于具体的形成薄膜或层结构的方法不作具体限定。

[0076] 步骤S102、在衬底基板上形成像素电极层。

[0077] 具体的，所示像素电极层包括像素电极，如图12所示，在形成有栅绝缘薄膜70的衬底基板1上形成像素电极5。

[0078] 步骤S103、对所述栅绝缘薄膜进行刻蚀。

[0079] 具体的，对所述栅绝缘薄膜进行刻蚀，刻蚀后形成的栅绝缘层7如图13所示。具体的，对栅绝缘薄膜的刻蚀可以采用干法刻蚀。当然，其也可以采用其他刻蚀方法，本发明实施例不作具体限定。可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。进一步优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0080] 步骤S104、在衬底基板上形成数据线金属层。

[0081] 具体的，在衬底基板1上形成的数据线金属层之后的基板如图14所示。需要说明的是，数据线金属层包括：数据线4以及源极和漏极，则在形成数据线金属层，形成数据线的同时，形成薄膜晶体管的源极和漏极。

[0082] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。例如，阵列基板上还设置有钝化层8，则在上述步骤之后形成的阵列基板如图4所示。

[0083] 可选的，依次在衬底基板上形成栅绝缘薄膜和数据线金属层之后，在衬底基板上形成像素电极层之前，对所述栅绝缘薄膜进行刻蚀。具体的，如图15所示，所示制作方法包括：

[0084] 步骤S201、在衬底基板上形成栅绝缘薄膜。

[0085] 具体的，在衬底基板上形成栅绝缘薄膜可以参照上述步骤S101。

[0086] 步骤S202、在衬底基板上形成数据线金属层。

[0087] 具体的，所示数据线金属层包括数据线、源极和漏极，如图16所示，在衬底基板1上形成数据线4。需要说明的是，数据线金属层包括：数据线4以及源极和漏极，则在形成数据线金属层，形成数据线的同时，形成薄膜晶体管的源极和漏极。

[0088] 步骤S203、对所述栅绝缘薄膜进行刻蚀。

[0089] 具体的，刻蚀栅绝缘薄膜形成的栅绝缘层7如图17所示。具体的，对栅绝缘薄膜的刻蚀可以采用干法刻蚀。当然，其也可以采用其他刻蚀方法，本发明实施例不作具体限定。可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。进一步优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0090] 步骤S204、在衬底基板上形成像素电极层。

[0091] 具体的，在衬底基板1上形成像素电极5后的阵列基板如图18所示。

[0092] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。例如，阵列基板上还设置有钝化层8，则在上述步骤之后形成的阵列基板如图5所示。

[0093] 可选的，依次在衬底基板上形成栅绝缘薄膜、像素电极层以及数据线金属层之后或依次在衬底基板上形成栅绝缘薄膜、数据线金属层以及像素电极层之后，对所述栅绝缘薄膜进行刻蚀。需要说明的是，所述像素电极层和数据线金属层的制作顺序可以相互调换，具体的，如图19所示，所述制作方法具体包括：

[0094] 步骤S301、在衬底基板上形成栅绝缘薄膜。

[0095] 具体的，在衬底基板上形成栅绝缘薄膜可以参照上述步骤S101。

[0096] 步骤S302、在衬底基板上形成像素电极层和数据线金属层。

[0097] 具体的，所述在衬底基板上形成像素电极层和数据线金属层，可以是先在阵列基板上形成像素电极层之后再形成数据线金属层或者是先在阵列基板上形成数据线金属层之后再形成像素电极，在衬底基板上形成像素电极层或数据线金属层如图20所示。

[0098] 步骤S303、对所述栅绝缘薄膜进行刻蚀。

[0099] 具体的，对栅绝缘薄膜的刻蚀形成的栅绝缘层7如图21所示。可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。进一步优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0100] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。例如，阵列基板上还设置有钝化层8，则在上述步骤之后形成的阵列基板如图3所示。

[0101] 可选的，如图6、图7所示，所述栅绝缘层7位于所述数据线4和所述像素电极5的上方。

[0102] 可选的，在衬底基板上形成数据线金属层和像素电极层之后，在衬底基板上形成栅绝缘薄膜，并对衬底基板上的栅绝缘薄膜进行刻蚀。具体的，如图22所示，所述制作方法具体包括：

[0103] 步骤S401、在衬底基板上形成数据线金属层以及像素电极层。

[0104] 其中，在衬底基板上形成像素电极层或数据线金属层，可以是先在阵列基板上形成像素电极层之后再形成数据线金属层或者是先在阵列基板上形成数据线金属层之后再形成像素电极。

[0105] 步骤S402、在衬底基板上形成栅绝缘薄膜。

[0106] 步骤S403、对衬底基板上的栅绝缘薄膜进行刻蚀。

[0107] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。例如，阵列基板上还设置有钝化层8，则在上述步骤之后形成的阵列基板如图6、图7所示。

[0108] 可选的，如图8所示，所述栅绝缘层7位于所述像素电极5上方，且位于所述数据线4下方。

[0109] 可选的，依次在衬底基板上形成像素电极层、栅绝缘薄膜和数据线金属层之后，对所述栅绝缘薄膜进行刻蚀。具体的，如图23所示，所述制作方法具体包括：

[0110] 步骤S501、在衬底基板上形成像素电极层。

[0111] 具体的，在衬底基板上形成像素电极层可以参照本发明的其他实施例，这里不作赘述。

[0112] 步骤S502、在衬底基板上形成栅绝缘薄膜。

[0113] 具体的，在衬底基板上形成栅绝缘薄膜可以参照本发明的其他实施例，这里不作赘述。

[0114] 步骤S503、在衬底基板上形成数据线金属层。

[0115] 具体的，在衬底基板上形成数据线金属层可以参照本发明的其他实施例，这里不作赘述。

[0116] 步骤S504、对所述栅绝缘薄膜进行刻蚀。

[0117] 具体的，对栅绝缘薄膜的刻蚀可以采用干法刻蚀。当然，其也可以采用其他刻蚀方法，本发明实施例不作具体限定。可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。进一步优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0118] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。

[0119] 可选的，依次在衬底基板上形成像素电极层和栅绝缘薄膜之后，在衬底基板上形成数据线金属层之前，对所述栅绝缘薄膜进行刻蚀。具体的，如图24所示，所述制作方法具体包括：

[0120] 步骤S601、在衬底基板上形成像素电极层。

[0121] 具体的，在衬底基板上形成像素电极层可以参照本发明的其他实施例，这里不作赘述。

[0122] 步骤S602、在衬底基板上形成栅绝缘薄膜。

[0123] 具体的，在衬底基板上形成栅绝缘薄膜可以参照本发明的其他实施例，这里不作赘述。

[0124] 步骤S604、对所述栅绝缘薄膜进行刻蚀。

[0125] 具体的，对栅绝缘薄膜的刻蚀可以采用干法刻蚀。当然，其也可以采用其他刻蚀方法，本发明实施例不作具体限定。可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。进一步优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0126] 步骤S603、在衬底基板上形成数据线金属层。

[0127] 具体的，在衬底基板上形成数据线金属层可以参照本发明的其他实施例，这里不作赘述。

[0128] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。

[0129] 可选的，所述栅绝缘层位于所述像素电极下方，且位于所述数据线上方。

[0130] 可选的，依次在衬底基板上形成数据线金属层、栅绝缘薄膜以及像素电极层之后，对所述栅绝缘薄膜进行刻蚀。具体的，如图25所示，所述制作方法具体包括：

[0131] 步骤S701、在衬底基板上形成像素电极层。

[0132] 具体的，在衬底基板上形成像素电极层可以参照本发明的其他实施例，这里不作赘述。

[0133] 步骤S702、在衬底基板上形成栅绝缘薄膜。

[0134] 具体的，在衬底基板上形成栅绝缘薄膜可以参照本发明的其他实施例，这里不作赘述。

[0135] 步骤S703、对所述栅绝缘薄膜进行刻蚀。

[0136] 具体的，对栅绝缘薄膜的刻蚀可以采用干法刻蚀。当然，其也可以采用其他刻蚀方法，本发明实施例不作具体限定。可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。进一步优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0137] 步骤S704、在衬底基板上形成数据线金属层。

[0138] 具体的，在衬底基板上形成数据线金属层可以参照本发明的其他实施例，这里不作赘述。

[0139] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。

[0140] 可选的，依次在衬底基板上形成数据线金属层和栅绝缘薄膜之后，在衬底基板上形成像素电极层之前，对所述栅绝缘薄膜进行刻蚀。具体的，如图26所示，所述制作方法具体包括：

[0141] 步骤S801、在衬底基板上形成数据线金属层。

[0142] 具体的，在衬底基板上形成数据线金属层可以参照本发明的其他实施例，这里不作赘述。

[0143] 步骤S802、在衬底基板上形成栅绝缘薄膜。

[0144] 具体的，在衬底基板上形成栅绝缘薄膜可以参照本发明的其他实施例，这里不作赘述。

[0145] 步骤S803、对所述栅绝缘薄膜进行刻蚀。

[0146] 具体的，对栅绝缘薄膜的刻蚀可以采用干法刻蚀。当然，其也可以采用其他刻蚀方法，本发明实施例不作具体限定。可选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度1/5-4/5。进一步优选的，栅绝缘层位于像素电极和数据线之间的区域的厚度是栅绝缘层与像素电极对应的区域的厚度和/或栅绝缘层与数据线对应的区域的厚度的1/2。这样不仅层间电容小，且基板的透过率和电连接性能好。

[0147] 步骤S804、在衬底基板上形成像素电极层。

[0148] 具体的，在衬底基板上形成像素电极层可以参照本发明的其他实施例，这里不作赘述。

[0149] 需要说明的是，阵列基板的制作不局限于上述步骤，根据阵列基板上的薄膜或层结构，其还包括其他步骤，本发明实施例中仅以与本发明的发明点相关的薄膜或层结构的制作为例进行说明，其他薄膜或层结构根据阵列基板的具体情况，具体制作。

[0150] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。