PLDMOS的制造方法转让专利
申请号 : CN201210152696.0
文献号 : CN103426759B
文献日 : 2016-02-10
发明人 : 赵新梅 , 王佰胜
申请人 : 上海华虹宏力半导体制造有限公司
摘要 :
本发明公开了一种PLDMOS的制造方法，沟道区的形成工艺包括如下步骤：采用光刻工艺形成一光刻胶窗口将N阱的形成区域打开；采用多次N型离子注入工艺在N阱形成区域形成N阱；采用灰化处理的工艺将一定厚度的光刻胶去除使窗口扩大；进行阈值电压调整注入形成阈值电压调整注入区。本发明方法通过在阈值电压调整注入之前对光刻胶进行灰化处理使注入的窗口变大，能使得阈值电压调整注入区大于等于N阱的横向尺寸，使沟道区各位置处都进行了阈值电压调整，消除了由于沟道区边缘处存在未被阈值电压调整的区域而对器件的DIBL效应产生的影响，从而能大大降低器件的DIBL效应，改善器件的性能。
权利要求 :
1.一种PLDMOS的制造方法，其特征在于，PLDMOS的沟道区由一N阱以及形成于所述N阱表面内的阈值电压调整注入区组成，所述沟道区的形成工艺包括如下步骤：步骤一、采用光刻工艺将所述N阱的形成区域打开，所述N阱形成区域外用光刻胶覆盖，所述光刻胶在所述N阱的形成区域形成一窗口；在所述窗口的边缘处，所述窗口的侧壁为厚度逐渐增加的倾斜结构，使所述窗口的底部横向尺寸小于顶部横向尺寸；
步骤二、采用多次N型离子注入工艺在所述N阱形成区域形成所述N阱；在所述窗口的边缘处，所述N阱的N型离子注入会穿过一定厚度的所述窗口的侧壁而使所述N阱的横向尺寸大于所述窗口的底部横向尺寸、以及小于所述窗口的顶部横向尺寸；
步骤三、采用灰化处理的工艺将一定厚度的所述光刻胶去除，被去除的所述光刻胶的厚度满足，使所述窗口的底部横向尺寸扩大到大于等于所述N阱的横向尺寸位置处；
步骤四、进行阈值电压调整注入形成所述阈值电压调整注入区，所述窗口的底部横向尺寸的扩大使所述阈值电压调整注入区的横向尺寸大于等于所述N阱的横向尺寸，使所述沟道区各位置处都进行了阈值电压调整。
2.如权利要求1所述PLDMOS的制造方法，其特征在于：步骤四中阈值电压调整注入的注入离子为硼或二氟化硼，注入能量为20KeV～50KeV。
3.如权利要求1所述PLDMOS的制造方法，其特征在于：步骤二中所述N阱的N型离子注入的次数为3次，注入能量为200KeV～750KeV。
说明书 :
PLDMOS的制造方法
技术领域
[0001] 本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种PLDMOS（P型横向扩散金属氧化物半导体）的制造方法。
背景技术
[0002] 如图1所示，是现有PLDMOS的结构示意图。在半导体衬底1上形成有N型外延层2，在所述N型外延层2的底部位置形成有N型埋层4。在N型外延层2形成有场氧10用于隔离出各有源区。低压N阱8用于形成器件的沟道区，在低压N阱8的表面内形成有用于对器件的阈值电压进行调整的阈值电压调整注入区。在低压N阱8中形成有P+掺杂区的源区9a，在低压N阱8的上方形成有栅介质层11如一栅氧化层和栅极12如一多晶硅栅。
被栅极12覆盖的低压N阱8组成器件的沟道区用于在器件导通时形成沟道。和低压N阱8邻接的高压P阱5以及形成于高压P阱5中的低压P阱7组成器件的漂移区，形成于低压P阱7中的P+掺杂区组成漏区9b。形成于低压N阱8中的N+掺杂区8a为衬底电极的引出区，用于为沟道区加一衬底偏置。在N+掺杂区8a一侧的低压N阱8的位置处形成有高压N阱6。N+掺杂区8a、源区9a和漏区9b都分别通过一金属接触14和金属层15相连并分别引出衬底电极、源极和漏极，其中硼磷硅玻璃（BPSG）13用于在器件和金属层15间隔离。形成于漏区9b外侧并和漏区9b相隔一场氧10的高压N阱6b、低压N阱8b和N+掺杂区8c用于对器件进行隔。形成于器件周侧的P型埋层3、高压P阱5b、低压P阱7b和P+掺杂区
9c用于将半导体衬底1的引出。高压N阱6和6b的深度大于低压N阱8和8b的深度，高压P阱5和5b的深度大于低压P阱7和7b的深度。
被栅极12覆盖的低压N阱8组成器件的沟道区用于在器件导通时形成沟道。和低压N阱8邻接的高压P阱5以及形成于高压P阱5中的低压P阱7组成器件的漂移区，形成于低压P阱7中的P+掺杂区组成漏区9b。形成于低压N阱8中的N+掺杂区8a为衬底电极的引出区，用于为沟道区加一衬底偏置。在N+掺杂区8a一侧的低压N阱8的位置处形成有高压N阱6。N+掺杂区8a、源区9a和漏区9b都分别通过一金属接触14和金属层15相连并分别引出衬底电极、源极和漏极，其中硼磷硅玻璃（BPSG）13用于在器件和金属层15间隔离。形成于漏区9b外侧并和漏区9b相隔一场氧10的高压N阱6b、低压N阱8b和N+掺杂区8c用于对器件进行隔。形成于器件周侧的P型埋层3、高压P阱5b、低压P阱7b和P+掺杂区
9c用于将半导体衬底1的引出。高压N阱6和6b的深度大于低压N阱8和8b的深度，高压P阱5和5b的深度大于低压P阱7和7b的深度。
[0003] 采用现有工艺形成的PLDMOS具有漏极感应势垒降低（Drain Induced Barrier lowering，DIBL）效应，如图6所示，是现有方法形成的PLDMOS的ID-VG曲线，横坐标为栅源电压VGS，纵坐标为源漏电流IDS的绝对值，曲线101是漏极电压VD为40伏时的ID-VG曲线，曲线102是漏极电压VD为0.1伏时的ID-VG曲线，可以看出在亚阈值区域，栅源电压VGS相同时，漏极电压VD增大后源漏电流IDS也会增加，正常情况下源漏电流IDS应和漏极电压VD无关，所以现有方法形成的PLDMOS产生了DIBL效应。
[0004] 在现有方法中，形成PLDMOS的沟道区时，沟道区的低压N阱8以及形成于低压N阱8表面内的阈值电压调整注入区是采用同一块光刻胶做掩膜来注入的。如图2所示，是现有方法中PLDMOS的沟道区的离子注入示意图，沟道区的离子注入时，采用光刻胶16做掩膜，光刻胶在要形成低压N阱8以及8b处形成窗口，在窗口的边缘处，窗口的侧壁为厚度逐渐增加的倾斜结构，使窗口的底部横向尺寸小于顶部横向尺寸；低压N阱8是采用多次离子注入形成的，在整个深度范围内形成一掺杂均匀的结构，由于低压N阱8的注入深度较深，由图2中可以看出，低压N阱8的底部比较场氧10的底部深很多，所以低压N阱8的各次离子注入的能量都较大，各次离子注入的足以穿过窗口的边缘处较薄的光刻胶，使得低压N阱8的横向尺寸大于窗口底部的横向尺寸，横向尺寸即为各区域在和半导体衬底表面平行的面内的覆盖范围的尺寸。由图2可以看出，低压N阱8的边缘位于虚线A至虚线B之间。而由于阈值电压调整注入区注入的主要是硼或二氟化硼离子，是用于调整器件的阈值电压，该注入区的深度浅，故注入能量低，阈值电压调整注入区的注入不能穿过窗口的边缘处较薄的光刻胶，使得阈值电压调整注入区横向尺寸等于窗口底部的横向尺寸、也就小于低压N阱8的横向尺寸，这样低压N阱8和阈值电压调整注入区叠加形成沟道区后，位于虚线A至虚线B之间区域的沟道区将未被阈值电压调整。正由于该未被阈值电压调整的区域的存在，使得采用现有方法形成的PLDMOS会产生DIBL效应。
发明内容
[0005] 本发明所要解决的技术问题是提供一种PLDMOS的制造方法，能降低器件的DIBL效应，改善器件的性能。
[0006] 为解决上述技术问题，本发明提供一种PLDMOS的制造方法，PLDMOS的沟道区由一N阱以及形成于所述N阱表面内的阈值电压调整注入区组成，所述沟道区的形成工艺包括如下步骤：
[0007] 步骤一、采用光刻工艺将所述N阱的形成区域打开，所述N阱形成区域外用光刻胶覆盖，所述光刻胶在所述N阱的形成区域形成一窗口；在所述窗口的边缘处，所述窗口的侧壁为厚度逐渐增加的倾斜结构，使所述窗口的底部横向尺寸小于顶部横向尺寸。
[0008] 步骤二、采用多次N型离子注入工艺在所述N阱形成区域形成所述N阱；在所述窗口的边缘处，所述N阱的N型离子注入会穿过一定厚度的所述窗口的侧壁而使所述N阱的横向尺寸大于所述窗口的底部横向尺寸、以及小于所述窗口的顶部横向尺寸。
[0009] 步骤三、采用灰化处理的工艺将一定厚度的所述光刻胶去除，被去除的所述光刻胶的厚度满足，使所述窗口的底部横向尺寸扩大到大于等于所述N阱的横向尺寸位置处。
[0010] 步骤四、进行阈值电压调整注入形成所述阈值电压调整注入区，所述窗口的底部横向尺寸的扩大使所述阈值电压调整注入区的横向尺寸大于等于所述N阱的横向尺寸，使所述沟道区各位置处都进行了阈值电压调整。
[0011] 进一步的改进是，步骤四中阈值电压调整注入的注入离子为硼或二氟化硼，注入能量为20KeV～50KeV。
[0012] 进一步的改进是，步骤二中所述N阱的N型离子注入的次数为3次，注入能量为200KeV～750KeV。
[0013] 本发明方法通过在阈值电压调整注入之前对光刻胶进行灰化处理使注入的窗口变大，能使得阈值电压调整注入区大于等于N阱的横向尺寸，使沟道区各位置处都进行了阈值电压调整，消除了由于沟道区边缘处存在未被阈值电压调整的区域而对器件的DIBL效应产生的影响，从而能大大降低器件的DIBL效应，改善器件的性能。
附图说明
[0014] 下面结合附图和具体实施方式对本发明作进一步详细的说明:
[0015] 图1是现有PLDMOS的结构示意图；
[0016] 图2是现有方法中PLDMOS的沟道区的离子注入示意图；
[0017] 图3是本发明实施例PLDMOS的制造方法的流程图；
[0018] 图4-图5是本发明实施例PLDMOS的制造方法各步骤的器件结构意图；
[0019] 图6是现有方法形成的PLDMOS的ID-VG曲线；
[0020] 图7是本发明实施例方法形成的PLDMOS的ID-VG曲线。
具体实施方式
[0021] 如图3所示是本发明实施例PLDMOS的制造方法的流程图；如图4至图5所示，是本发明实施例PLDMOS的制造方法各步骤的器件结构意图。本发明实施例PLDMOS的制造方法中，PLDMOS的沟道区形成之前的步骤和现有的制造方法一样，在半导体衬底1上形成N型外延层2，在所述N型外延层2的底部位置形成N型埋层4，N型埋层4位于PLDMOS器件区域的底部；在PLDMOS器件周侧形成P型埋层3；形成高压P阱5和5b、高压N阱6和6b；形成场氧10。
[0022] PLDMOS的沟道区由一N阱本发明实例中为低压N阱8以及形成于所述N阱表面内的阈值电压调整注入区组成，所述沟道区的形成工艺包括如下步骤：
[0023] 步骤一、如图4所示，采用光刻工艺将所述N阱8的形成区域打开，所述N阱8形成区域外用光刻胶16覆盖，所述光刻胶16在所述N阱8的形成区域形成一窗口；在所述窗口的边缘处，所述窗口的侧壁为厚度逐渐增加的倾斜结构，使所述窗口的底部横向尺寸小于顶部横向尺寸。
[0024] 步骤二、如图4所示，采用多次N型离子注入工艺在所述N阱8形成区域形成所述N阱8；在所述窗口的边缘处，所述N阱8的N型离子注入会穿过一定厚度的所述窗口的侧壁而使所述N阱8的横向尺寸大于所述窗口的底部横向尺寸、以及小于所述窗口的顶部横向尺寸。本发明实施例中横向尺寸即为各区域在和半导体衬底1表面平行的面内的覆盖范围的尺寸。所述N阱8的N型离子注入的次数为3次，注入能量为200KeV～750KeV。
[0025] 步骤三、如图5所示，采用灰化处理的工艺将一定厚度的所述光刻胶16a去除，被去除的所述光刻胶16a的厚度满足，使所述窗口的底部横向尺寸扩大到大于等于所述N阱8的横向尺寸位置处。和所述N阱8一同形成的还有低压N阱8b。
[0026] 步骤四、如图5所示，进行阈值电压调整注入形成所述阈值电压调整注入区，所述窗口的底部横向尺寸的扩大使所述阈值电压调整注入区的横向尺寸大于等于所述N阱8的横向尺寸，使所述沟道区各位置处都进行了阈值电压调整。阈值电压调整注入的注入离子为硼或二氟化硼，注入能量为20KeV～50KeV。
[0027] 如图1所示，之后采用和现有方法相同的工艺形成器件的后续组成结构，包括：
[0028] 采用离子注入工艺形成低压P阱7和7b。低压P阱7和高压P阱5组成器件的漂移区。
[0029] 采用离子注入工艺形成P+掺杂的源区9a、漏区9b，以及P+掺杂区9c。
[0030] 采用离子注入工艺形成N+掺杂的N+掺杂区8a和8c。
[0031] 形成BPSG层13，形成通孔14和金属层15，对金属层15进行图形化分别形成衬底电极、源极和漏极。
[0032] 如图7所示，是本发明实施例方法形成的PLDMOS的ID-VG曲线；曲线104是漏极电压VD为40伏时的ID-VG曲线，曲线105是漏极电压VD为0.1伏时的ID-VG曲线，可以看出在亚阈值区域，栅源电压VGS相同时，源漏电流IDS应和漏极电压VD无关，如圆圈106所指区域所示，曲线104和105未横移，和图6相比，本发明方法能降低PLDMOS的DIBL效应。
[0033] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。