半导体盲孔的检测方法

摘要

本发明公开了一种半导体盲孔的检测方法，包括提供一包括导电区的半导体衬底；形成多个暴露出导电区的盲孔;在至少一盲孔的侧壁上形成一层阻档层，其中阻档层的电阻率大于导电区的电阻率，且阻档层和半导体衬底间不是欧姆接触;及在形成各个阻档层后，利用带电射线照射多个盲孔。

权利要求

1.一种半导体盲孔的检测方法，其特征在于，包括：提供一包括导电区的半导体衬底；

形成多个暴露出所述导电区的盲孔于所述半导体衬底内；

于所述半导体衬底中至少一所述多个盲孔的侧壁上形成一层阻档层，所述阻档层的电阻率大于所述导电区的电阻率，且所述阻档层和所述半导体衬底间不是欧姆接触；及在形成所述阻档层后，利用带电射线照射所述多个盲孔。

2.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述阻档层是一绝缘层。

3.根据权利要求1所述半导体盲孔的检测方法，其特征在于，各个所述盲孔内没有填入导电材料。

4.根据权利要求1所述半导体盲孔的检测方法，其特征在于，在利用所述带电射线照射所述多个盲孔后，还包括下列步骤之一：检测所述多个盲孔产生的二次电子强度；及

检测所述多个盲孔的电位。

5.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述多个盲孔具有不同深度。

6.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述多个盲孔的深度均大于80微米。

7.根据权利要求1所述半导体盲孔的检测方法，其特征在于，所述带电射线包含电子束或离子束。

说明书

半导体盲孔的检测方法

技术领域

[0001] 本发明涉及一种检测方法，特别是涉及一种半导体盲孔的检测方法。

背景技术

[0002] 随着芯片和封装器件的不断微缩及元件集成度的逐渐提升，封装技术从最初的针脚插入式封装、球栅阵列端子型封装(Ball Grid Array,BGA)而发展到最新的三维封装技术(3D Package)。由于三维封装可以提高互连线的密度、降低封装尺寸(form factor)，因此具有很好的应用前景。一般来说，在晶圆级(wafer-level)三维封装技术中，是利用穿硅通孔(TSV,Through-Silicon-Via)当作芯片间的内连接路径。由于各硅通孔垂直于芯片，所以各芯片能够实现路径最短和集成度最高的互连.并且能够减少芯片面积、缓解互连延迟问题、并使逻辑电路的性能大大提高。

[0003] 对于前通孔(via first)的硅通孔制作工艺，工艺通常包括盲孔的形成(via formation)、盲孔的填充(via filling)、晶圆接合(wafer bonding)等等步骤。举例来说，盲孔会先形成于芯片中，并被填充导电材料，然后再经过硅晶圆减薄(抛光)工艺，使盲孔的另一段被暴露出而成为一通孔。此通孔可以在之后的工艺中和另一芯片连接。为了判断盲孔的深度和良率，一般可以利用光学显微镜或电子束测试设备的电压对比模式(electron beam voltage contrast mode)等检测设备来判断。但是，当半导体盲孔的深宽比不断提高，使其深度超过80微米(μm)时，光学显微镜就没有办法清楚观察到盲孔底部。且由于各盲孔的底部都会电连接具有导电性的硅材料，因此也无法利用电子束测试设备的电压对比模式准确分辨盲孔的深度和盲孔底部是否有残渣存在。

发明内容

[0004] 本发明提供了一种半导体盲孔的检测方法，以解决现有技术的检测缺陷。

[0005] 为解决上述问题，本发明提供了一种半导体盲孔的检测方法，包括提供一包括导电区的半导体衬底；形成多个暴露出导电区的盲孔；于至少一盲孔的侧壁上形成一层阻档层，其中阻档层的电阻率大于导电区的电阻率，且阻档层和半导体衬底间不是欧姆接触；及在形成各个阻档层后，利用带电射线照射多个盲孔。

附图说明

[0006] 图1是本发明半导体衬底中具有多个盲孔的上视示意图。

[0007] 图2是沿着图1中切线2-2’的半导体衬底剖面示意图。

[0008] 图3是多个盲孔中填满有导电物质的上视示意图。

[0009] 图4是沿着图3中切线3-3’的半导体衬底剖面示意图。

[0010] 图5是多个盲孔的侧壁包括有阻档层的剖面示意图。

[0011] 其中，附图标记说明如下：

[0012] 1   半导体基底  10  盲孔

[0013] 10a 第一盲孔    10b 第二盲孔

[0014] 10c 第三盲孔    10d 第四盲孔

[0015] 12  绝缘层      16  导电区

[0016] 30  导电材料    31  电子束

[0017] 40a 接面        40c 接面

[0018] 50  阻档层

具体实施方式

[0019] 虽然本发明以优选实施例公开如下，然而其并非用来限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要求书所界定的为标准，为了不使本发明的精神难懂，部分公知结构和工艺步骤的细节将不在此揭露。

[0020] 同样地，附图所表示为优选实施例中的装置示意图，但并非用来限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分元件的尺寸可能放大呈现在图中。而且，多个优选实施例中所公开相同的元件将标示相同或相似的符号，以使说明更容易且清晰。

[0021] 请参照图1及图2，其中图2是沿着图1中切线2-2’的剖面示意图。首先，如图1，在一个半导体基底1内，例如硅基底或绝缘层上覆硅(silicon-on-insulator,SOI)基底形成多个盲孔10。其中，所述盲孔10的形成方式可以利用激光钻孔(Laser Drilling),等离子体蚀刻或各种湿蚀刻(各向同性或各向异性蚀刻)技术，使得各盲孔10a,10b,10c,10d大体上均具有垂直的侧壁，但不限于此。而半导体基底1除了是硅基底外，也可以包括其它具有导电性的半导体材料，例如包括II-VI族、III-V族、及IV族元素。在这边需注意的是，本发明可以应用在硅通孔制作工艺的前通孔(via first)或后通孔(via last)制作工艺。对于前通孔制作工艺来说，半导体基底1上可以具有一层绝缘层12，例如蚀刻停止层或保护层，用来保护半导体基底1；另一方面，对于后通孔(via last)制作工艺，绝缘层12可以是层间介电层(inter layer dielectric,ILD)或金属层间介电层(inter metal dielectric,IMD)，但不限于此。

[0022] 由于各盲孔10a,10b,10c,10d的深度较佳会超过80微米(μm)，因此其底部通常会位在半导体基底1内的导电区16内，使得所述导电区16被暴露出。其中，所述的导电区16具有N型或P型的导电型态，其可以占半导体基底1的一部份或全部，较佳来说，导电区16占半导体基底1的全部。在此情形下，由于盲孔10底部均位在导电区16内，所以若导电区16具有特定电位时，例如0电位，各盲孔10a,10b,10c,10d的底部也会具有所述电位。

[0023] 仍如图2所示。由于制作工艺的技术限制，盲孔10深度会随着所存在的区域而改变，也就是说，各盲孔10a,10b,10c,10d底部的深度并非完全相同。举例来说，第一盲孔10a和第二盲孔10b具有相同深度；第三盲孔10c居次；而第四盲孔10d的深度则是浅于上述所有盲孔10a,10b,10c。

[0024] 为了检测各盲孔10的在半导体基底1内的深度，本发明采用电子束扫瞄的方式，利用电子束(primary beam)轰击各盲孔10和其邻近区域，并检测各盲孔10产生的二次电子数量或强度，或检测各个盲孔10的电位。为了让各盲孔10所产生的二次电子数量有明显的差异，本发明的特点是在进行检测前，先在各盲孔10内填入阻档层，例如，绝缘层。在下文中，会分别加以描述两种优选实施例:在盲孔内填入阻档层和导电材料；及盲孔内只填入阻档层。

[0025] 第一优选实施例

[0026] 在形成上述各盲孔10a,10b,10c,10d之后，接着会在各盲孔10的侧壁形成一层阻档层50，并且填入导电材料30至各盲孔10内。完成后的结构如图3和图4所示，其中图3是多个盲孔中填满有导电物质的上视示意图；图4是沿着图3中切线3-3’的半导体衬底剖面示意图。较佳来说，导电材料30的电阻率会小于导电区16的电阻率，其中，导电材料30可以包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、铌(Nb)、铒(Er)、钼(Mo)、钴(Co)、镍(Ni)、铂(Pt)或其合金，但不限于此。且阻档层50和导电区16间不是欧姆接触。在这边要注意的是，若没有进行适当的处理，此时导电材料30和导电区16间通常是肖特基接触。为了增加之后检测时各盲孔间的对比强度差异，本优选实施例的特点是在填入导电材料30后，再进行一工艺，例如热处理工艺，使得导电材料30和导电区16间具有欧姆接触的接面。如图4所示，在进行热处理工艺21后，导电材料30和导电区16间的接面40a会具有欧姆接触性质。

[0027] 在之后的检测中，当检测机台，例如电子束芯片缺陷检测机台，利用能量小于2千伏特(kV)的电子束31照射填满有导电材料30的多个盲孔10时，因为阻档层50的电阻率会大于导电区16的电阻率，所以电子没有办法从导电区16通过绝缘接面40c而进入导电材料30，而只有邻近各盲孔10a,10b,10c,10d底部的导电区16才有可能和导电材料30直接接触，而具有欧姆接触性质。因此，若各盲孔10a,10b,10c,10d在检测时填有导电材料30，则可以提高检测时的二次电子强度。

[0028] 然而，在这样的情况下，通常会造成二次电子强度太高，使得各盲孔10a,10b,10c,10d的深度仍然没有办法精确分辨。因此，本发明另外提出一个第二优选实施例，用来解决这个缺陷。

[0029] 第二优选实施例

[0030] 请参考图5，图5是多个盲孔的侧壁包括阻档层的剖面示意图。图5的结构和形成方式大部分类似如图4的结构和形成方式，也就是说，各盲孔10a,10b,10c,10d中同样有阻档层50。但是，和第一优选实施例不同的地方是，图5中的各盲孔10a,10b,10c,10d内没有填入导电材料30。举例来说，各盲孔10a,10b,10c,10d的底部和导电区16间仍然包括欧姆接触接面40a，使得导电区16的电子可以从各盲孔10a,10b,10c,10d的底部通过欧姆接触接面40a而进入各盲孔10内。此外，可选的，各盲孔10底部和导电区16间也可以不包括欧姆接触接面40a，但电子还是可以从邻近各盲孔10底部的导电区16进入各盲孔10内。

[0031] 在这样的情况下，类似第一优选实施例，当检测机台，例如电子束芯片缺陷检测机台，利用能量小于2千伏特(kV)的电子束31照射具有阻档层50的多个盲孔10时，由于第一盲孔10a和第二盲孔10b最深，所以从盲孔10a,10b底部产生的二次电子最不容易被盲口10上方的检测装置接收，所以具有最弱的二次电子信号强度；而第三盲孔10c的深度次于第一盲孔10a和第二盲孔10b，所以第三盲孔10c的二次电子信号强度会高于第一盲孔10a和第二盲孔10b的二次电子信号强度；第四盲孔10d最浅，所以其底部产生的二次电子最容易被盲口10上方的检测装置接收，因此具有最强的二次电子信号强度(可以从图5中看出各盲孔产生的二次电子数目略有不同)。

[0032] 比较现行的技术，由于现行的检测技术不会在导电材料30和导电区16间形成具有欧姆接触性质的接面40a，也不会在各盲孔10a,10b,10c,10d的侧壁形成一层阻档层50。所以造成各盲孔10会产生相近强度或数量的二次电子，使得检测机台无法明确分辨正常盲孔10a,10b和异常盲孔10c,10d。相对照下，本发明的检测技术可以明确且轻易的分辨出正常盲孔10a,10b和异常盲孔10c,10d间的差别。此外，本发明的检测技术或许也可以用来辨别异常盲孔10c,10d内高电阻层20的残留程度。

[0033] 上述的各个盲孔10的俯视外形除了是圆孔外，在其它优选实施例中，其也可以是椭圆或条状。此外，上述的检测方法是采用被动(passive)电压对比模式(半导体基底1接地)。但是，根据其它优选实施例，检测方法也可以采用有源(active)电压对比模式的检测方法，也就是说，半导体基底1会被施加电压，使得导电区16具有正电位或负电位。更进一步来说，上述的检测机台不限定是电子束芯片缺陷检测机台，也可以被替代成聚焦离子束(focused ion beam,FIB)芯片缺陷检测机台。也就是说，在检测时不一定要利用电子束轰击半导体基底1，电子束也可以被替代成正电荷束，例如镓离子束或其它离子束，但不限于此。因此在不违背本发明的精神下，也可以利用聚焦离子束芯片缺陷检测机台检测盲孔中的缺陷。

[0034] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。