互补型金属氧化物半导体管的形成方法

摘要

一种互补型金属氧化物半导体管的形成方法，包括：提供包括相邻的第一区域和第二区域的半导体衬底，半导体衬底表面形成有绝缘层，分别贯穿第一区域绝缘层的第一开口和第二区域绝缘层的第二开口，且第一开口的底部和侧壁形成有第一功能层、与绝缘层表面齐平的第一牺牲层；形成第二功能层，第二功能层不仅位于第二开口的底部和侧壁，还覆盖绝缘层和第一牺牲层表面；形成位于第二区域的第二牺牲层；在同一步骤中去除第一区域的第二功能层、第一牺牲层和第二牺牲层；形成覆盖第一功能层的第一栅电极层和覆盖第二功能层的第二栅电极层。本发明实施例形成的CMOS管的栅极高度与设计高度相同，工艺步骤简单，CMOS管的性能稳定。

权利要求

1.一种互补型金属氧化物半导体管的形成方法，其特征在于，包括：

提供包括相邻的第一区域和第二区域的半导体衬底，所述半导体衬底表面形成有绝缘层，且所述第一区域具有贯穿所述绝缘层的第一开口，所述第一开口的底部和侧壁形成有第一功能层，所述第一功能层表面覆盖有第一牺牲层，所述第一牺牲层与所述绝缘层表面齐平，所述第二区域具有贯穿所述绝缘层的第二开口；

形成第二功能层，所述第二功能层覆盖所述第二开口的底部和侧壁、绝缘层表面以及第一牺牲层表面；

形成第二牺牲层，所述第二牺牲层覆盖第二区域中的绝缘层和第二功能层；

刻蚀去除所述第一区域的第二功能层和第一牺牲层，并去除所述第二区域的第二牺牲层，暴露出第一开口内的第一功能层和第二区域的第二功能层；

去除第一牺牲层和第二牺牲层后，形成覆盖所述第一功能层的第一栅电极层，形成覆盖所述第二功能层的第二栅电极层，且所述第一栅电极层和第二栅电极层与所述绝缘层表面齐平。

2.如权利要求1所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述第一功能层和第二功能层的材料为氮化钛、钽、氮化钽、铝化钛、钛、钴或镍中的一种或多种组合，且所述第一功能层的材料与所述第二功能层的材料不同。

3.如权利要求1所述的互补型金属氧化物半导体管的形成方法，其特征在于，化学机械抛光所述第一牺牲层时的抛光速率大于所述绝缘层的抛光速率。

4.如权利要求1所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述第一牺牲层的材料为多晶硅、多晶锗硅或无定型硅。

5.如权利要求1所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述第二牺牲层的刻蚀速率大于所述绝缘层的刻蚀速率。

6.如权利要求5所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述第二牺牲层的刻蚀速率与所述第一牺牲层的刻蚀速率相同。

7.如权利要求5所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述第二牺牲层的材料为光刻胶，后续去除所述第二牺牲层的方法为包含氧气的灰化工艺。

8.如权利要求1所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述第一牺牲层的形成工艺为物理或化学气相沉积。

9.如权利要求8所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述化学气相沉积的功率小于400瓦。

10.如权利要求1所述的互补型金属氧化物半导体管的形成方法，其特征在于，去除所述第二区域的第二牺牲层的工艺为干法刻蚀工艺。

11.如权利要求10所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述干法刻蚀工艺采用的刻蚀气体为含氟或含氯的气体，刻蚀的偏置功率小于200瓦。

12.如权利要求1所述的互补型金属氧化物半导体管的形成方法，其特征在于，还包括：形成第一栅介质层和第二栅介质层，所述第一栅介质层形成于所述第一开口的底部和第一功能层之间，所述第二栅介质层形成于所述第二开口的底部和第二功能层之间。

13.如权利要求12所述的互补型金属氧化物半导体管的形成方法，其特征在于，还包括：形成第一界面层和第二界面层，所述第一界面层形成于半导体衬底和第一栅介质层之间，所述第二界面层形成与半导体衬底和第二栅介质层之间。

14.如权利要求12所述的互补型金属氧化物半导体管的形成方法，其特征在于，还包括：形成第一保护层和第二保护层，所述第一保护层形成于所述第一栅介质层表面，所述第二保护层形成于所述第二栅介质层表面。

15.如权利要求14所述的互补型金属氧化物半导体管的形成方法，其特征在于，所述第一保护层和第二保护层的材料为氮化钛、或氮化钽、或两者的组合。

说明书

互补型金属氧化物半导体管的形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种互补型金属氧化物半导体管的形成方法。

背景技术

[0002] 目 前， 互 补 型 金 属 氧 化 物 半 导 体 管 (Complementary Metal-Oxide-Semiconductor，CMOS)已成为芯片中的基本器件。所述CMOS管包括：P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)。

[0003] 随着半导体制造技术的发展，CMOS管不断的等比例缩小，以获得集成度更高的芯片。然而，当CMOS管缩小到一定程度后，CMOS管中的栅极长度缩短至极限，短沟道效应凸显。为了控制短沟道效应，提高栅电极电容，现有技术采用高K介质材料取代传统的介质材料例如氧化硅形成栅介质层，采用金属材料例如铝(Al)取代多晶硅作为栅电极。

[0004] 为调节CMOS管中PMOS管和NMOS管栅极的阈值电压，还需要在PMOS管、NMOS管的栅介质层表面形成功能层(work function layer)，由于形成的PMOS管和NMOS管的功能层不一样，现有技术形成互补型金属氧化物半导体管时，在形成PMOS管的区域和形成NMOS管的区域形成伪栅极结构，以所述伪栅极结构为掩膜形成源/漏区后，需要去除上述两个区域中的一个区域中的伪栅极结构，依次形成栅介质层、功能层和栅电极层，然后去除另一个区域中的伪栅极结构，再依次形成位于该区域的栅介质层、功能层和栅电极层。

[0005] 现有技术形成的互补型金属氧化物半导体管的性能不够稳定。

[0006] 更多关于互补型金属氧化物半导体管的形成方法，请参考公开号为“US20100065915”的美国专利。

发明内容

[0007] 本发明解决的问题是提供一种稳定性好的互补型金属氧化物半导体管的形成方法。

[0008] 为解决上述问题，本发明的实施例提供了一种互补型金属氧化物半导体管的形成方法，包括：

[0009] 提供包括相邻的第一区域和第二区域的半导体衬底，所述半导体衬底表面形成有绝缘层，且所述第一区域具有贯穿所述绝缘层的第一开口，所述第一开口的底部和侧壁形成有第一功能层，所述第一功能层表面覆盖有第一牺牲层，所述第一牺牲层与所述绝缘层表面齐平，所述第二区域具有贯穿所述绝缘层的第二开口；

[0010] 形成第二功能层，所述第二功能层覆盖所述第二开口的底部和侧壁、绝缘层表面以及第一牺牲层表面；

[0011] 形成第二牺牲层，所述第二牺牲层覆盖第二区域中的绝缘层和第二功能层；

[0012] 去除所述第一区域的第二功能层和第一牺牲层，并去除所述第二区域的第二牺牲层，暴露出第一开口内的第一功能层和第二区域的第二功能层；

[0013] 去除第一牺牲层和第二牺牲层后，形成覆盖所述第一功能层的第一栅电极层，形成覆盖所述第二功能层的第二栅电极层，且所述第一栅电极层和第二栅电极层与所述绝缘层表面齐平。

[0014] 可选地，所述第一功能层和第二功能层的材料为氮化钛、钽、氮化钽、铝化钛、钛、钴或镍中的一种或多种组合，且所述第一功能层的材料与所述第二功能层的材料不同。

[0015] 可选地，化学机械抛光所述第一牺牲层时的抛光速率大于所述绝缘层的抛光速率。

[0016] 可选地，所述第一牺牲层的材料为多晶硅、多晶锗硅或无定型硅。

[0017] 可选地，所述第二牺牲层的材料的刻蚀速率大于所述绝缘层的刻蚀速率。

[0018] 可选地，所述第二牺牲层的刻蚀速率与所述第一牺牲层的刻蚀速率相同。

[0019] 可选地，所述第二牺牲层的材料为光刻胶，后续去除所述第二牺牲层的方法为包含氧气的灰化工艺。

[0020] 可选地，所述第一牺牲层的形成工艺为物理或化学气相沉积。

[0021] 可选地，所述化学气相沉积的功率小于400瓦。

[0022] 可选地，去除所述第二区域的第二牺牲层的工艺为干法刻蚀工艺。

[0023] 可选地，所述干法刻蚀工艺采用的刻蚀气体为含氟或含氯的气体，刻蚀的偏置功率小于200瓦。

[0024] 可选地，还包括：形成第一栅介质层和第二栅介质层，所述第一栅介质层形成于所述第一开口的底部和第一功能层之间，所述第二栅介质层形成于所述第二开口的底部和第二功能层之间。

[0025] 可选地，还包括：形成第一界面层和第二界面层，所述第一界面层形成于半导体衬底和第一栅介质层之间，所述第二界面层形成与半导体衬底和第二栅介质层之间。

[0026] 可选地，还包括：形成第一保护层和第二保护层，所述第一保护层形成于所述第一栅介质层表面，所述第二保护层形成于所述第二栅介质层表面。

[0027] 可选地，所述第一保护层和第二保护层的材料为氮化钛、或氮化钽、或两者的组合。

[0028] 与现有技术相比，本发明的实施例具有以下优点：

[0029] 形成的第二功能层除了覆盖第二区域的绝缘层、第二开口的底部和侧壁外，还覆盖所述第一区域的绝缘层和第一牺牲层，覆盖第一区域绝缘层和第一牺牲层的第二功能层可以保护绝缘层在后续工艺中不受损失，从而使得后续形成的第一栅电极层和第二栅电极层的高度不会减小，形成的PMOS管和NMOS管的性能稳定，最终形成的CMOS管的性能稳定。

附图说明

[0030] 图1是本发明实施例的互补型金属氧化物半导体管的形成方法的流程示意图；

[0031] 图2-图9是本发明实施例的互补型金属氧化物半导体管的形成方法的剖面结构示意图。

具体实施方式

[0032] 由背景技术可知，现有技术形成的互补型金属氧化物半导体管的性能不够稳定。

[0033] 经过研究，发明人发现，现有技术中互补型金属氧化物半导体管的形成方法，包括了两次化学机械抛光和刻蚀的步骤，所述两次化学机械抛光和刻蚀的步骤极易导致实际形成的栅电极层的高度比设计的栅电极层的高度小(gate height loss)，从而影响了半导体器件的稳定性。

[0034] 经过进一步研究，发明人人提供了一种新的互补型金属氧化物半导体管的形成方法，节省了工艺步骤，形成的互补型金属氧化物半导体管的性能稳定。

[0035] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0036] 请参考图1，本发明实施例的互补型金属氧化物半导体管的形成方法，包括：

[0037] 步骤S201，提供包括相邻的第一区域和第二区域的半导体衬底，所述半导体衬底表面形成有绝缘层，且所述第一区域具有贯穿所述绝缘层的第一开口，所述第一开口的底部和侧壁形成有第一功能层，所述第一功能层表面覆盖有第一牺牲层，所述第一牺牲层与所述绝缘层表面齐平，所述第二区域具有贯穿所述绝缘层的第二开口；

[0038] 步骤S203，形成第二功能层，所述第二功能层覆盖所述第二开口的底部和侧壁、绝缘层表面以及第一牺牲层表面；

[0039] 步骤S205，形成第二牺牲层，所述第二牺牲层覆盖第二区域中的绝缘层和第二功能层；

[0040] 步骤S207，去除所述第一区域的第二功能层和第一牺牲层，并去除所述第二区域的第二牺牲层，暴露出第一开口内的第一功能层和第二区域的第二功能层；

[0041] 步骤S209，去除第一牺牲层和第二牺牲层后，形成覆盖所述第一功能层的第一栅电极层，形成覆盖所述第二功能层的第二栅电极层，且所述第一栅电极层和第二栅电极层与所述绝缘层表面齐平。

[0042] 具体的，请参考图2-图9，图2-图9示出了本发明互补型金属氧化物半导体管的形成过程的剖面结构示意图。

[0043] 请参考图2，提供包括相邻的第一区域I和第二区域II的半导体衬底200，所述半导体衬底200表面形成有绝缘层203，且所述第一区域I具有贯穿所述绝缘层203的第一伪栅极结构205，所述第二区域II具有贯穿所述绝缘层203的第二伪栅极结构207。

[0044] 所述半导体衬底200用于为后续工艺提供平台。所述半导体衬底200为体硅或绝缘体上硅(SOI)。在本发明的实施例中，所述半导体衬底200为体硅。

[0045] 所述第一区域I和第二区域II相邻，且两者通过浅沟槽隔离结构201相隔离，以分别形成PMOS管和NMOS管。在本发明的实施例中，所述第一区域I用于形成PMOS管，所述第二区域II用于形成NMOS管，所述浅沟槽隔离结构201的材料为氧化硅。

[0046] 需要说明的是，在本发明的其他实施例中，也可以为：所述第一区域I用于形成NMOS管，所述第二区域II用于形成PMOS管。

[0047] 所述第一伪栅极结构205和第二伪栅极结构207用于定义出PMOS管的栅电极层和NMOS管的栅电极层的位置。所述第一伪栅极结构205和第二伪栅极结构207的材料为多晶硅。所述第一伪栅极结构205和第二伪栅极结构207的形成步骤包括：形成覆盖所述第一区域I和第二区域II的半导体衬底200表面的伪栅极薄膜(未示出)；形成位于所述伪栅极薄膜表面的第一掩膜层(例如光刻胶层)；以所述光刻胶层为掩膜刻蚀所述伪栅极薄膜，分别形成第一伪栅极结构205和第二伪栅极结构207。

[0048] 所述绝缘层203用于后续隔离PMOS管的栅电极层和NMOS管的栅电极层。所述绝缘层203的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。所述绝缘层203的材料为氧化硅、氮氧化硅等介质材料。在本发明的实施例中，所述绝缘层203在形成第一伪栅极结构205和第二伪栅极结构207之后形成，所述绝缘层203的形成步骤包括：形成覆盖所述半导体衬底200、第一伪栅极结构205和第二伪栅极结构207的绝缘薄膜(未示出)；平坦化所述绝缘薄膜，例如采用化学机械抛光工艺，形成与所述第一伪栅极结构205和第二伪栅极结构207表面齐平的绝缘层203。

[0049] 需要说明的是，为防止后续刻蚀工艺中对半导体衬底200造成损坏，在本发明的实施例中，还包括：在形成绝缘层203之前，形成覆盖所述第一伪栅极结构205、第二伪栅极结构207和半导体衬底200的刻蚀停止层。所述刻蚀停止层的材料为氮化硅(SiN)或氮化钛(TiN)。

[0050] 需要说明的是，在本发明的实施例中，还包括：在形成伪栅极薄膜前，形成覆盖第一区域I和第二区域II的所述半导体衬底200栅介质薄膜(未示出)，所述栅介质薄膜在后续形成第一伪栅极结构205和第二伪栅极结构207的工艺步骤中，形成位于第一区域I的半导体衬底200表面的第一栅介质层209，和第二区域II的半导体衬底200表面的第二栅介质层211。为提高后续形成的CMOS管的性能，所述第一栅介质层209和第二栅介质层211的材料均为高K介质。

[0051] 需要说明的是，为降低各个栅介质层与半导体衬底200之间的界面电阻，在本发明的实施例中，还包括：在形成栅介质薄膜前，形成覆盖所述半导体衬底200表面的界面薄膜，所述界面薄膜会在后续形成第一伪栅极结构205和第二伪栅极结构207的工艺步骤中，形成位于第一区域I的半导体衬底200表面的第一界面层213，和位于第二区域II的半导体衬底200表面的第二界面层215。所述第一界面层213和第二界面层215的材料为氧化硅层，或者氮氧化硅层。所述第一界面层213形成于半导体衬底200和第一栅介质层209之间，所述第二界面层215形成与半导体衬底200和第二栅介质层211之间。

[0052] 需要说明的是，为避免后续刻蚀工艺过程损坏第一栅介质层209和第二栅介质层211，还包括：在形成伪栅极薄膜前，形成覆盖所述栅介质薄膜的保护薄膜，所述保护薄膜会在后续形成第一伪栅极结构205和第二伪栅极结构207的工艺步骤中，形成位于第一区域I的半导体衬底200表面的第一保护层217，和位于第二区域II的半导体衬底200表面的第二保护层219。所述第一保护层217和第二保护层219的材料为氮化钛、或氮化钽、或两者的组合。所述第一保护层217形成于所述第一栅介质层209表面，所述第二保护层219形成于所述第二栅介质层211表面。

[0053] 需要说明的是，在本发明的其他实施例中，所述第一栅介质层209、第一界面层213、第一保护层217也可以在后续形成第一开口后依次形成，所述第二栅介质层211、第二界面层215、第二保护层219也可以在后续形成第二开口后依次形成，在此不再赘述。

[0054] 请参考图3，去除所述第一伪栅极结构，形成第一开口221。

[0055] 去除所述第一伪栅极结构的工艺为刻蚀工艺，例如干法刻蚀工艺，由于采用干法刻蚀工艺去除所述第一伪栅极结构已为本领域技术人员所熟知，在此不再赘述。

[0056] 所述第一开口221用于后续沉积第一功能层。所述第一开口221贯穿绝缘层203的厚度。在本发明的实施例中，所述第一开口221暴露出第一保护层217表面。

[0057] 请参考图4，形成位于所述第一开口221(图3所示)的底部和侧壁的第一功能层223，形成覆盖所述第一功能层223的第一牺牲层225，所述第一牺牲层225的表面与所述绝缘层203表面齐平。

[0058] 所述第一功能层223位于所述第一开口221的底部和侧壁，用于后续调整第一区域I的半导体器件的功函数。所述第一功能层223的形成工艺为沉积工艺，例如物理或化学气相沉积。

[0059] 所述第一功能层223的材料为氮化钛、钽、氮化钽、铝化钛、钛、钴或镍中的一种或多种组合。在本发明的实施例中，所述第一功能层223用于调整PMOS管的功函数，以获得较高的阈值电压，所述第一功能层223的材料为钽。

[0060] 所述第一牺牲层225用于在后续工艺中保护第一功能层223不受损坏。所述第一牺牲层225位于所述第一开口221内的第一功能层223表面，且与所述绝缘层203表面齐平。所述第一牺牲层225的形成工艺为沉积工艺，例如物理或化学沉积工艺。在本发明的实施例中，所述第一牺牲层225的形成工艺为化学气相沉积工艺，为使形成的第一牺牲层225的质量好，且后续较易被去除，所述化学气相沉积工艺的功率小于400瓦。

[0061] 在本发明的实施例中，所述第一牺牲层225和所述第一功能层223的形成步骤包括：形成覆盖所述第一开口221的底部和侧壁、以及绝缘层203表面的第一功能薄膜(未示出)；形成覆盖所述第一功能薄膜的第一牺牲薄膜(未示出)；化学机械抛光所述第一牺牲薄膜和第一功能薄膜，直至暴露出绝缘层203表面和第二伪栅极结构207表面。所述第一牺牲层225和所述第一功能层223在同一化学机械抛光步骤中形成，节省了工艺步骤。

[0062] 发明人发现，当所述第一牺牲层225的材料选用旋转涂布玻璃(spin-on-glass，SOG)时，后续化学机械抛光所述材料为旋转涂布玻璃的第一牺牲层225时，抛光所述绝缘层203的速率大于抛光所述旋转涂布玻璃的速率，抛光结束后，所述绝缘层203的厚度小于材料为旋转涂布玻璃的第一牺牲层225的厚度，容易造成后续形成的第一栅电极层的厚度减小，影响CMOS管的性能稳定性。

[0063] 经过研究，发明人发现，当所述第一牺牲层225选用化学机械抛光时的抛光速率大于所述绝缘层203的抛光速率的材料时，可以避免上述现象的发生，形成的所述第一牺牲层225的表面与所述绝缘层203表面齐平，后续形成的CMOS管的性能稳定。因此，在本发明的实施例中，所述第一牺牲层225的材料为多晶硅、多晶硅锗或无定型硅。

[0064] 请参考图5，去除所述第二伪栅极结构，形成第二开口227。

[0065] 去除所述第二伪栅极结构的工艺为刻蚀工艺，例如干法刻蚀工艺或湿法刻蚀工艺。在本发明的一个实例中，当所述第一牺牲层225的材料为多晶锗硅时，采用四甲基氢氧化铵(TMAH)或氢氧化钠(NaOH)作为化学试剂，湿法刻蚀所述多晶锗硅的速率小于刻蚀第二伪栅极结构的速率，形成第一牺牲薄膜后，直接采用湿法刻蚀去除第一区域I的第一牺牲薄膜和第二伪栅极结构，同时形成第一牺牲层225和第二开口227。

[0066] 所述第二开口227用于后续沉积第二功能层。所述第二开口227贯穿绝缘层203的厚度。在本发明的实施例中，所述第二开口227暴露出第二保护层219表面。

[0067] 上述步骤完成之后，本发明实施例中步骤S201执行完成。

[0068] 需要说明的是，在本发明的其他实施例中，还可以采用其他工艺或方法形成步骤S201中所示的结构，即提供包括相邻的第一区域和第二区域的半导体衬底，所述半导体衬底表面形成有绝缘层，且所述第一区域具有贯穿所述绝缘层的第一开口，所述第一开口的底部和侧壁形成有第一功能层，所述第一功能层表面覆盖有第一牺牲层，所述第一牺牲层与所述绝缘层表面齐平，所述第二区域具有贯穿所述绝缘层的第二开口，所述第二开口暴露出半导体衬底表面。之后，执行步骤S203-步骤S209。

[0069] 请参考图6，形成第二功能层229，所述第二功能层229覆盖所述第二开口227的底部和侧壁、绝缘层203表面以及第一牺牲层225表面。

[0070] 所述第二功能层229用于后续调整第二区域II的半导体器件的功函数，本发明的实施例中，所述第二功能层229用于调整NMOS管的功函数，提高其阈值电压，提高CMOS管的稳定性。所述第二功能层229的形成工艺为沉积工艺，例如物理或化学气相沉积，形成的第二功能层229覆盖所述第二开口227的底部和侧壁、绝缘层203表面以及第一牺牲层225表面。

[0071] 发明人发现，覆盖所述第一牺牲层225表面的部分所述第二功能层229可以在后续去除第二开口内的第二牺牲层时一起通过刻蚀工艺去除，无需进行额外的化学机械抛光工艺。并且由于第一区域I的绝缘层203表面覆盖有第二功能层225，后续去除所述第一开口内的第一牺牲层225时，对所述第一区域I的绝缘层203去除的较少，所述绝缘层203的厚度不会发生明显变化，有利于后续形成实际高度与设计高度相同的栅电极层。

[0072] 所述第二功能层229的材料为氮化钛、钽、氮化钽、铝化钛、钛、钴或镍中的一种或多种组合，但所述第二功能层229的材料不同于所述第一功能层223的材料。在本发明的实施例中，所述第二功能层229为多层堆叠的结构，所述堆叠结构的材料为钴和氮化钛。

[0073] 请参考图7，形成第二牺牲层231，所述第二牺牲层231覆盖第二区域II中的绝缘层203和第二功能层229。

[0074] 发明人发现，如果首先化学机械抛光所述第二牺牲层231和第二功能层229，待暴露出绝缘层203、第一牺牲层225表面后，再对分别位于第一开口和第二开口内的第一牺牲层225和第二牺牲层231进行刻蚀，所述刻蚀过程时也会对绝缘层203进行刻蚀，使得绝缘层203的厚度减小，相应的第一开口和第二开口的高度减小，向所述第一开口和第二开口填充金属材料后形成的第一栅电极层和第二栅电极层的高度也会相应的减小，即后续实际形成的第一栅电极层和第二栅电极层高度小于原设计高度，从而影响了PMOS管和NMOS管的性能，使形成的CMOS管的性能不稳定。

[0075] 经过研究，为使后续去除所述第二牺牲层231时，绝缘层203受到的损坏小，所述第二牺牲层231应选择其刻蚀速率大于所述绝缘层203的刻蚀速率的材料，以利于后续形成实际高度与原设计高度一致的第一栅电极层和第二栅电极层。

[0076] 在本发明的实施例中，为了简化工艺，不再在第一区域I的第二功能层229表面形成掩膜，所述第二牺牲层231的材料为光刻胶(PR)，可以直接采用曝光、显影技术在所述第二区域II的第二功能层229表面形成光刻胶作为第二牺牲层231，节省了工艺步骤。

[0077] 需要说明的是，在本发明的其他实施例中，所述第二牺牲层231还可以为刻蚀速率与第一牺牲层225的刻蚀速率相同的材料，当所述第二牺牲层231为其他刻蚀速率与第一牺牲层225的刻蚀速率相同的材料时，还包括：在形成第二牺牲层231前，形成第二掩膜层(未图示)，所述第二掩膜层暴露出第二区域II的第二功能层229。所述第二掩膜层可以在后续去除所述第一区域I的第二功能层229时一并去除。

[0078] 请参考图8，首先去除所述第一区域I的第二功能层229，而后去除第一牺牲层225(图7所示)，并去除所述第二区域II的第二牺牲层231(图7所示)，暴露出第一开口内的第一功能层223和第二区域II的第二功能层229。

[0079] 去除所述第一区域I的第二功能层229，其工艺为刻蚀工艺，例如干法刻蚀工艺，采用的刻蚀气体为含氟(例如CF4或C2F6)或含氯(Cl2或BCl3)的气体。

[0080] 而后去除所述第一牺牲层225，去除所述第一牺牲层225的工艺为刻蚀工艺，例如干法刻蚀工艺。采用所述干法刻蚀工艺时，采用的刻蚀气体为含氟(例如CF4或C2F6)或含氯(例如Cl2或BCl3)的气体，所述刻蚀时的偏置功率小于200瓦。

[0081] 去除所述第二牺牲层231的工艺为刻蚀工艺或灰化工艺。在本发明的实施例中，由于所述第二牺牲层231的材料为光刻胶，去除所述第二牺牲层231采用的工艺为包含氧气的灰化工艺，所述灰化工艺待去除所述第一区域I的第二功能层229和第一牺牲层225后进行。

[0082] 需要说明的是，当所述第二牺牲层231为刻蚀速率与第一牺牲层225的刻蚀速率相同的材料时，去除所述第二牺牲层231的工艺为刻蚀工艺，例如干法刻蚀工艺，所述去除第二牺牲层231的步骤可以和去除所述第一区域I的第二功能层229、第一牺牲层225的步骤同时进行。本领域技术人员可以通过调整刻蚀工艺的参数(例如刻蚀功率、刻蚀腔室压强等)使去除所述第一牺牲层225结束时，所述第二牺牲层231正好被去除。当采用刻蚀速率与第一牺牲层225的刻蚀速率相同的材料作为第二牺牲层231时，去除所述第二牺牲层231的工艺简单，且不会在剩余的第二功能层229表面形成氧化薄膜，最终形成的CMOS管的性能稳定。

[0083] 执行完该步骤后，暴露出第一开口内的第一功能层223和第二区域II的第二功能层229，所述剩余的第一功能层223和第二开口内的第二功能层229分别用于调节PMOS管和NMOS管的功函数。

[0084] 请参考图9，形成覆盖所述第一功能层223的第一栅电极层233，形成覆盖所述第二功能层229的第二栅电极层235，且所述第一栅电极层233和第二栅电极层235与所述绝缘层203表面齐平。

[0085] 所述第一栅电极层233用于形成PMOS管的栅极，所述第一栅电极层233的形成工艺为沉积工艺，例如物理或化学气相沉积。所述第一栅电极层233的材料为W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。

[0086] 所述第二栅电极层235用于形成NMOS管的栅极。所述第二栅电极层235的形成工艺为沉积工艺，例如物理或化学气相沉积。所述第二栅电极层235的材料为W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。

[0087] 在本发明的实施例中，为节省工艺步骤，所述第一栅电极层233和第二栅电极层235的材料相同，均为钨(W)，所述第一栅电极层233和所述第二栅电极层235在同一工艺步骤中形成，具体包括：形成覆盖所述第一功能层223、第二功能层229和绝缘层203的栅电极薄膜(未图示)，化学机械抛光所述栅电极薄膜直至暴露出绝缘层203。

[0088] 上述步骤完成之后，本发明实施例的CMOS管的制作完成。本发明实施例形成的CMOS管中各区域的栅电极层的高度与原设计高度相同，CMOS管的性能稳定。

[0089] 本发明的实施例中，形成的第二功能层除了覆盖第二区域的绝缘层、第二开口的底部和侧壁外，还覆盖所述第一区域的绝缘层和第一牺牲层，覆盖第一区域绝缘层和第一牺牲层的第二功能层可以保护绝缘层在后续工艺中不受损失，从而使得后续形成的第一栅电极层和第二栅电极层的高度不会减小，形成的PMOS管和NMOS管的性能稳定，最终形成的CMOS管的性能稳定。

[0090] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。