本发明涉及电源电路技术，具体的说是涉及一种快速响应低压差线性稳压器。本发明所示的低压差线性稳压器，通过采用高摆率的OTA驱动功率管的栅极，并且采用摆率增强电路加快功率管栅极的电位变化，从而在输出电压发生跳变时，能够在极短的时间内为功率管的栅极提供大的充电和放电电流，使功率管的栅电压能够得到快速的变化，极大的克服了由于功率管栅极寄生的大电容所造成的摆率小的问题，从而大大提高了LDO电路的摆率，减小了输出电压尖峰。本发明的有益效果为，本发明的电路结构简单，且采用片上集成技术，不再需要大的片外负载电容，减小了系统外围应用成本。本发明尤其适用于低压差线性稳压器。
1.一种低压差线性稳压器，其特征在于，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、功率PMOS管MP、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、电阻RM和电容CM；
第五PMOS管MP5的源极、第六PMOS管MP6的源极、第十PMOS管MP10的源极、功率PMOS管MP的源极、第一NMOS管MN1的漏极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的漏极、第十六NMOS管MN16的漏极和第十七NMOS管MN17的漏极连接电源VDD；
第一NMOS管MN1的栅极、第二NMOS管MN2的栅极和第十七NMOS管MN17的栅极连接输入基准电压VREF；
第一NMOS管MN1的源极连接第一PMOS管MP1的源极，第一PMOS管MP1的栅极和漏极连接第二PMOS管MP2的栅极、第六NMOS管MN6的漏极与第七NMOS管MN7的漏极；
第二NMOS管MN2的源极连接第三PMOS管MP3的源极，第三NMOS管MN3的源极连接第二PMOS管MP2的源极，第二PMOS管MP2的漏极连接第八NMOS管MN8的漏极和栅极与第五NMOS管MN5的栅极；
第三PMOS管MP3的栅极连接第四PMOS管MP4的栅极和漏极、第十NMOS管MN10的漏极与第十一NMOS管MN11的漏极，第四PMOS管MP4的源极连接第四NMOS管MN4的源极；
第三PMOS管MP3的漏极连接第九NMOS管MN9的漏极和栅极、第十二NMOS管MN12的栅极，第十二NMOS管MN12的漏极连接第六PMOS管MP6的漏极、电容CM的一端、功率PMOS管MP的栅极、第十PMOS管MP10的栅极和第十四NMOS管MN14的漏极，第六PMOS管MP6的栅极连接第五PMOS管MP5的栅极和漏极与第五NMOS管MN5的漏极；
第六NMOS管MN6的栅极连接第十一NMOS管MN11的栅极、第十三NMOS管MN13的栅极和漏极、第十PMOS管MP10的漏极；
第七NMOS管MN7的栅极、第十NMOS管MN10的栅极、第十八NMOS管MN18的栅极和第十九NMOS管MN19的栅极连接输入偏置电压VB；
电容CM的另一端和电阻RM的一端连接，第三NMOS管MN3的栅极、第四NMOS管MN4的栅极和第十六NMOS管N16的栅极连接功率PMOS管MP的漏极、电阻RM的另一端和第七PMOS管MP7的源极的连接点作输出端VOUT；
第七PMOS管MP7的栅极和漏极与第八PMOS管MP8的源极连接，第八PMOS管MP8的栅极和漏极与第九PMOS管MP9的源极连接；
第十四NMOS管MN14的栅极连接第十五NMOS管MN15的栅极和漏极、第十一PMOS管MP11的漏极，第十一PMOS管MP11的栅极连接第十二PMOS管MP12的漏极和第十八NMOS管MN18的漏极；
第十二PMOS管MP12的栅极连接第十三PMOS管MP13的栅极和漏极、第十九NMOS管MN19的漏极，第十二PMOS管MP12的源极连接第十六NMOS管MN16的源极；
第十一PMOS管MP11的源极连接第十三PMOS管MP13的源极和第十七NMOS管MN17的源极；
第九PMOS管MP9的栅极和漏极、第五NMOS管MN5的源极、第六NMOS管MN6的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极、第九NMOS管MN9的源极、第十NMOS管MN10的源极、第十一NMOS管MN11的源极、第十二NMOS管MN12的源极、第十三NMOS管MN13的源极、第十四NMOS管MN14的源极、第十五NMOS管MN15的源极、第十八NMOS管MN18的源极、第十九NMOS管MN19的源极均接地电位VSS。
一种低压差线性稳压器
技术领域
[0001] 本发明涉及电源电路技术，具体的说是涉及一种快速响应低压差线性稳压器(Low Dropout Regulator，LDO)。
背景技术
[0002] 低压差线性稳压器是片上电源系统的基本组成部分，由于其成本低、输出噪声小、电路结构简单、占用芯片面积小和低功耗等优点，广泛用于无线通信场合如手机、笔记本电脑等电源管理系统中。
[0003] 传统的低压差线性稳压器为了满足系统稳定性要求，在LDO的片外需要接一个大的负载电容，这样会增加片外元件数，同时增大了系统的应用成本，且不适用于OSC等集成系统。为了克服该问题，目前，无片外大电容低压差线性稳压器正在越来越多的被研究，为了有较强的带负载能力，一般LDO中功率管的面积较大，在功率管的栅极形成一个高达数十pF的电容，同时为了降低LDO的功耗，静态工作电流很小，使得LDO的摆率很小，从而功率管的栅极电压变化比较缓慢，导致功率管的漏极电流也随之变化缓慢，在输出电流跳变时，输出电压需要较长的恢复稳定时间，并会产生大的电压尖峰。为了增大无片外大电容LDO的摆率，一些LDO通过采用复杂的结构来增大功率管栅极充放电速度，虽然一定程度上优化了输出电压的尖峰情况，但结构复杂，并且上冲电压尖峰和下冲电压尖峰仍然较大，因此传统的技术不能应用于高精度的应用场合。
发明内容
[0004] 本发明所要解决的，就是针对上述问题，提出一种快速响应低压差线性稳压器。
[0005] 本发明解决上述技术问题所采用的技术方案是：一种低压差线性稳压器，其特征在于，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、功率PMOS管MP、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、电阻RM和电容CM；
[0006] 第五PMOS管MP5的源极、第六PMOS管MP6的源极、第十PMOS管MP10的源极、功率PMOS管MP的源极、第一NMOS管MN1的漏极、第二NMOS管MN2的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的漏极、第十六NMOS管MN16的漏极和第十七NMOS管MN17的漏极连接电源VDD；
[0007] 第一NMOS管MN1的栅极、第二NMOS管MN2的栅极和第十七NMOS管MN17的栅极连接输入基准电压VREF；
[0008] 第一NMOS管MN1的源极连接第一PMOS管MP1的源极，第一PMOS管MP1的栅极和漏极连接第二PMOS管MP2的栅极、第六NMOS管MN6的漏极与第七NMOS管MN7的漏极；
[0009] 第二NMOS管MN2的源极连接第三PMOS管MP3的源极，第三NMOS管MN3的源极连接第二PMOS管MP2的源极，第二PMOS管MP2的漏极连接第八NMOS管MN8的漏极和栅极与第五NMOS管MN5的栅极；
[0010] 第三PMOS管MP3的栅极连接第四PMOS管MP4的栅极和漏极、第十NMOS管MN10的漏极与第十一NMOS管MN11的漏极，第四PMOS管MP4的源极连接第四NMOS管MN4的源极；
[0011] 第三PMOS管MP3的漏极连接第九NMOS管MN9的漏极和栅极、第十二NMOS管MN12的栅极，第十二NMOS管MN12的漏极连接第六PMOS管MP6的漏极、电容CM的一端、功率PMOS管MP的栅极、第十PMOS管MP10的栅极和第十四NMOS管MN14的漏极，第六PMOS管MP6的栅极连接第五PMOS管MP5的栅极和漏极与第五NMOS管MN5的漏极；
[0012] 第六NMOS管MN6的栅极连接第十一NMOS管MN11的栅极、第十三NMOS管MN13的栅极和漏极、第十PMOS管MP10的漏极；
[0013] 第七NMOS管MN7的栅极、第十NMOS管MN10的栅极、第十八NMOS管MN18的栅极和第十九NMOS管MN19的栅极连接输入偏置电压VB；
[0014] 电容CM的另一端和电阻RM的一端连接，第三NMOS管MN3的栅极、第四NMOS管MN4的栅极和第十六NMOS管N16的栅极连接功率PMOS管MP的漏极、电阻RM的另一端和第七PMOS管MP7的源极的连接点作输出端VOUT；
[0015] 第七PMOS管MP7的栅极和漏极与第八PMOS管MP8的源极连接，第八PMOS管MP8的栅极和漏极与第九PMOS管MP9的源极连接；
[0016] 第十四NMOS管MN14的栅极连接第十五NMOS管MN15的栅极和漏极、第十一PMOS管MP11的漏极，第十一PMOS管MP11的栅极连接第十二PMOS管MP12的漏极和第十八NMOS管MN18的漏极；
[0017] 第十二PMOS管MP12的栅极连接第十三PMOS管MP13的栅极和漏极、第十九NMOS管MN19的漏极，第十二PMOS管MP12的源极连接第十六NMOS管MN16的源极；
[0018] 第十一PMOS管MP11的源极连接第十三PMOS管MP13的源极和第十七NMOS管MN17的源极；
[0019] 第九PMOS管MP9的栅极和漏极、第五NMOS管MN5的源极、第六NMOS管MN6的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极、第九NMOS管MN9的源极、第十NMOS管MN10的源极、第十一NMOS管MN11的源极、第十二NMOS管MN12的源极、第十三NMOS管MN13的源极、第十四NMOS管MN14的源极、第十五NMOS管MN15的源极、第十八NMOS管MN18的源极、第十九NMOS管MN19的源极均接地电位VSS。
[0020] 本发明的有益效果为，与现有的LDO相比，采用高摆率的OTA驱动功率管的栅极，并且采用摆率增强电路加快功率管栅极的电位变化，从而在输出电压发生跳变时，能够在极短的时间内为功率管的栅极提供大的充电和放电电流，使功率管的栅电压能够得到快速的变化，极大的克服了由于功率管栅极寄生的大电容所造成的摆率小的问题，从而大大提高了LDO电路的摆率，减小了输出电压尖，同时，本发明电路结构简单，且采用片上集成技术，不再需要大的片外负载电容，减小了系统外围应用成本。
附图说明
[0021] 图1为本发明的低压差线性稳压器电路拓扑结构示意图；
[0022] 图2为本发明的LDO负载电流发生跳变时的仿真波形示意图。
具体实施方式
[0023] 下面结合附图，详细描述本发明的技术方案：
[0024] 如图1所示，本发明提出的一种低压差线性稳压器，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、功率PMOS管MP、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、电阻RM和电容CM。
[0025] 为了方便叙述，下文中第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、功率PMOS管MP依次以MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12、MP13、MP替代，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19依次以MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12、MN13、MN14、MN15、MN16、MN17、MN18、MN19替代。
[0026] 其中，NMOS管MN1、MN2、MN17的栅极相连连接到输入基准电压VREF，MN1的漏极连接电源电压VDD，源极连接MP1的源极；MP1的栅极和漏极相连连接到MP2的栅极以及MN6和MN7的漏极；MN6的栅极连接MN11的栅极以及MN13的栅极和漏极、MP10的漏极，MN7的栅极与MN10的栅极、MN18的栅极、MN19的栅极相连连接到输入偏置电压VB，MN6和MN7、MN13的源极均连接地电位VSS；MP2的漏极连接MN8的栅极和漏极以及MN5的栅极，源极连接MN3的源极，MN8的源极连接地电位VSS；MN3的栅极与MN4的栅极、MN16的栅极、MP7的源极、MP的漏极以及电阻RM的一端相连作为LDO的输出电压VOUT，MN3的漏极连接电源电压VDD；MN4的漏极连接电源电压VDD，源极连接MP4的源极；MP4的栅极和漏极相连连接到MP3的栅极、MN10的漏极、MN11的漏极，MN10和MN11的源极均连接地电位VSS；MP3的源极连接MN2的源极，漏极连接MN9的漏极和栅极以及MN12的栅极，MN9的源极连接地电位VSS，MN2的漏极连接电源电压VDD；MN5的漏极连接MP5的栅极和漏极以及MP6的栅极，源极连接地电位VSS，MP5的源极和MP6的源极均连接电源电压VDD；MN12的漏极连接MP6的漏极、MP的栅极、MP10的栅极、MN14的漏极以及电容CM的一端，MN12的源极连接地电位VSS；电容CM的另一端连接电阻RM的另一端，MP和MP10的源极均连接电源电压VDD；MP7的栅极和漏极相连连接到MP8的源极，MP8的栅极和漏极相连连接到MP9的源极，MP9的栅极和漏极相连连接到地电位VSS；MN14的栅极连接MN15的栅极和漏极以及MP11的漏极，MN14和MN15的源极均连接地电位VSS；MP11的栅极连接MP12的漏极以及MN18的漏极，源极连接MN17的源极以及MP13的源极，MN18的源极连接地电位VSS；MP12的栅极连接MP13的栅极和漏极以及MN19的漏极，源极连接MN16的源极；MN16和MN17的漏极均连接电源电压VDD，MN19的源极连接地电位VSS。
[0027] 本发明的工作原理为：
[0028] NMOS管MN1～MN12和PMOS管MP1～MP9以及功率管MP、电阻RM、电容CM组成本发明LDO核心电路，MP10和MN13组成输出电流采样电路，MP11～MP13和MN13～MN19组成LDO下冲摆率增强电路。本发明所提出的快速响应低压差线性稳压器中的OTA放大器采用交叉耦合放大器结构，该结构在稳定状态时，功耗较低，而当输出电压发生跳变时，该OTA放大器可以输出较大的电流，与传统LDO中OTA不同，该电流不再受尾电流源的限制，因此能够对功率管的栅极进行快速的充电和放电，从而提高LDO的摆率，减小负载跳变时输出电压的上冲和下冲尖峰。为了更具体的对该电路进行说明，下面将分别就输出负载发生上跳和下跳时，LDO的调整输出电压的过程进行阐述。
[0029] 当输出电流从轻载跳变到重载时，由于功率管MP的栅极电压不能及时减小，输出电压将产生下冲尖峰，此时流过MP2的电流会减小，电流减小量为
[0030]
[0031] 其中，ΔVOUT为输出电压变化量，VOVMP2为MP2的过驱动电压，IMP2为流过MP2的电流。而MN4之路电流固定，由于栅极电压变低ΔVOUT，则MP4的栅极降低ΔVOUT，所以流过MP3的电流增大，电流增大量为
[0032]
[0033] 其中，VOVMP2为MP2的过驱动电压，IMP2为流过MP2的电流。由于IMP2＝IMP3，且VOVMP2＝VOVMP3所以ΔIMP2＝ΔIMP3，假设MP6镜像MN5的电流M倍，MN12镜像MN9的电流M倍，则功率管栅极的放电电流为2MΔIMP2，与传统LDO中OTA不同，该电流不受限于偏置电流源提供的电流大小，可以大大加快功率管栅极的放电速度，快速调整输出到稳定值，从而减小输出电压的下冲尖峰。
[0034] 同样，当输出电流从重载跳变到轻载时，由于功率管MP的栅极电压不能及时增大，输出电压将产生上冲尖峰，此时流过MP2管的电流会增大，而流过MP3管的电流会减小，电流变化量均为
[0035]
[0036] 则此时功率管栅极的充电电流为2MΔIMP2。同样，该电流不受限于偏置电流源提供的电流大小，可以大大加快功率管栅极的冲电速度，快速调整输出到稳定值，从而减小输出电压的上冲尖峰。
[0037] MP10和MN13管组成的电流采样电路采样输出电流的大小，并将该采样电流镜像到MP1管和MP4管的漏极，在轻载的时候MN6和MN11上电流几乎为0，从而该结构在轻载时无电流流过，不会减小轻载下LDO的效率，重载时MN6和MN11中有大的电流流过，从而增大MN2、MN3、MP2、MP3的跨导，由于跨导公式为
[0038]
[0039] 其中，ID为流过MOS管的漏端电流，u为MOS管迁移率，Cox为MOS管单位面积栅氧化层电容，W/L为MOS管宽长比。因此MN2、MN3、MP2、MP3的跨导增大相同的倍数，从而增大充放电电流的大小，进一步提高重载时的摆率，另外由于MN2、MN3、MP2、MP3的跨导的增大，带宽 也随之拓展，响应速度会变快。那么在重载跳变到轻载时，可以减小输出电压的上冲尖峰。
[0040] 另外在轻重载跳轻载时，输出电压上升尖峰将会使MP7、MP8、MP9组成的二极管连接形式会导致MP7、MP8、MP9上电流迅速增大，从而对输出进行放电，加快负载调整速度。并且该结构在稳定状态时，流过的电流很小，不会增大LDO的功耗。
[0041] 从上面的分析可以看到，在重载跳变到轻载时，有多种机制会加快负载调整速度，而轻载跳变到重载时，负载调整速度只有OTA本身环路进行调整，并且由于在瞬态响应时MP2、MP3的电流较小，OTA的输出电流也会很小，使得摆率较小。为了进一步加快轻载跳变重载时的负载调整速度，该LDO中增加了摆率增强电路，当输出电压发生下冲尖峰时，MP12的源极电压降低，从而导致MP11管的栅极电压降低，因此MP11上有大的电流流过，通过镜像使MN14管对功率管的栅极进行放电，从而加快了轻载到重载跳变的响应速度。
[0042] 图2为本发明所提出LDO的负载电流跳变时的仿真波形，电流在0.1mA和100mA之间跳变，电流上升和下降跳变时间均为0.5us，上图为负载电流的跳变情况，下图为输出电压的大小。可以看到，上冲恢复时间为1uS左右，上冲大小190mV；下冲恢复时间为1uS左右，下冲大小为150mV。
