本发明提供了一种移位寄存器单元及其驱动方法、移位寄存器与显示装置，通过设置用于在上拉阶段，断开上拉节点PU与预充电模块以及下拉模块之间的电连接的关断模块，从而可以解决GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管的GOA电路的可靠性和功耗问题。
1.一种移位寄存器单元，包括第一电容、上拉模块、预充电模块和下拉模块，所述第一电容的第一端与所述上拉模块连接于上拉节点，其特征在于，还包括：关断模块，与所述上拉节点连接，并与处于预充电模块和下拉模块之间的第一节点连接，用于在上拉阶段断开所述上拉节点与所述预充电模块和下拉模块的电连接；
第一薄膜晶体管，第一薄膜晶体管的源极与所述第一节点连接，第一薄膜晶体管的栅极与第二时钟信号输入端连接，第一薄膜晶体管的漏极与所述上拉节点连接，在上拉阶段，所述第二时钟信号输入端输入低电平信号；
关断控制单元，用于在上拉阶段，通过控制所述第一薄膜晶体管的源极电压使得所述第一薄膜晶体管处于完全截止状态，以断开所述上拉节点与所述预充电模块和下拉模块的电连接。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述关断控制单元包括：反馈电容，所述反馈电容的第一端与所述第一薄膜晶体管的源极连接，反馈电容的第二端，与所述上拉模块和所述下拉模块连接。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述关断控制单元还包括：第二薄膜晶体管，第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接，第二薄膜晶体管的栅极与第一时钟信号输入端连接，第二薄膜晶体管的漏极与所述第一薄膜晶体管的源极连接。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述关断控制单元还包括：第二薄膜晶体管，第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接，第二薄膜晶体管的栅极与第二薄膜晶体管的源极连接，第二薄膜晶体管的漏极与所述第一薄膜晶体管的源极连接。
5.如权利要求1至4任一项所述的移位寄存器单元，其特征在于，所述上拉模块包括：第四薄膜晶体管，第四薄膜晶体管的源极与第一时钟信号输入端连接，第四薄膜晶体管的栅极与所述上拉节点连接，第四薄膜晶体管的漏极与第一电容的第二端、下拉模块以及栅极信号输出端连接。
6.如权利要求1至4任一项所述的移位寄存器单元，其特征在于，所述上拉模块包括：第四薄膜晶体管和第五薄膜晶体管；
第四薄膜晶体管的源极和第五薄膜晶体管的源极与第一时钟信号输入端连接；
第四薄膜晶体管的栅极和第五薄膜晶体管的栅极与所述上拉节点连接；
第四薄膜晶体管的漏极，与栅极信号输出端、第一电容的第二端以及下拉模块连接；
第五薄膜晶体管的漏极，与关断模块、下拉模块以及起始信号输出端连接。
7.如权利要求1至4任一项所述的移位寄存器单元，其特征在于，所述预充电模块包括：第六薄膜晶体管；
第六薄膜晶体管的源极和栅极与起始信号输入端连接，第六薄膜晶体管的漏极与所述关断模块、下拉模块连接。
8.如权利要求1至4任一项所述的移位寄存器单元，其特征在于，所述下拉模块包括：第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管，以及用于控制所述第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管导通或截止的下拉控制单元；
第七薄膜晶体管的源极与所述预充电模块、关断模块连接，第七薄膜晶体管的栅极与所述下拉控制单元、第八薄膜晶体管的栅极、第九薄膜晶体管的栅极连接于下拉节点，第七薄膜晶体管的漏极与第一电平信号输入端连接；
第八薄膜晶体管的源极与上拉模块、关断模块、起始信号输出端连接，第八薄膜晶体管的漏极与所述第一电平信号输入端连接；
第九薄膜晶体管的源极与上拉模块、第一电容的第二端、栅极信号输出端连接，第九薄膜晶体管的漏极与第二电平信号输入端连接。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述第二电平信号输入端输入信号的电位小于零且高于所述第一电平信号输入端输入信号的电位。
10.一种移位寄存器单元，包括第一电容、上拉模块、预充电模块和下拉模块，所述第一电容的第一端与所述上拉模块连接于上拉节点，其特征在于，还包括：关断模块，与所述上拉节点连接，并与处于预充电模块和下拉模块之间的第一节点连接，用于在上拉阶段断开所述上拉节点与所述预充电模块和下拉模块的电连接；
第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；
第一薄膜晶体管的源极与第二薄膜晶体管的漏极、第三薄膜晶体管的漏极连接，第一薄膜晶体管的栅极与第二时钟信号输入端连接，在上拉阶段，所述第二时钟信号输入端输入低电平信号，第一薄膜晶体管的漏极与所述上拉节点连接；
第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接，第二薄膜晶体管的栅极与第一时钟信号输入端连接；
第三薄膜晶体管的源极与所述第一节点连接，第三薄膜晶体管的栅极与所述第二时钟信号输入端连接。
11.如权利要求10所述的移位寄存器单元，其特征在于，所述上拉模块包括：第四薄膜晶体管，第四薄膜晶体管的源极与第一时钟信号输入端连接，第四薄膜晶体管的栅极与所述上拉节点连接，第四薄膜晶体管的漏极与第一电容的第二端、下拉模块以及栅极信号输出端连接。
12.如权利要求10所述的移位寄存器单元，其特征在于，所述上拉模块包括：第四薄膜晶体管和第五薄膜晶体管；
第四薄膜晶体管的源极和第五薄膜晶体管的源极与第一时钟信号输入端连接；
第四薄膜晶体管的栅极和第五薄膜晶体管的栅极与所述上拉节点连接；
第四薄膜晶体管的漏极，与栅极信号输出端、第一电容的第二端以及下拉模块连接；
第五薄膜晶体管的漏极，与关断模块、下拉模块以及起始信号输出端连接。
13.如权利要求10所述的移位寄存器单元，其特征在于，所述预充电模块包括：第六薄膜晶体管；
第六薄膜晶体管的源极和栅极与起始信号输入端连接，第六薄膜晶体管的漏极与所述关断模块、下拉模块连接。
14.如权利要求10所述的移位寄存器单元，其特征在于，所述下拉模块包括：第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管，以及用于控制所述第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管导通或截止的下拉控制单元；
第七薄膜晶体管的源极与所述预充电模块、关断模块连接，第七薄膜晶体管的栅极与所述下拉控制单元、第八薄膜晶体管的栅极、第九薄膜晶体管的栅极连接于下拉节点，第七薄膜晶体管的漏极与第一电平信号输入端连接；
第八薄膜晶体管的源极与上拉模块、关断模块、起始信号输出端连接，第八薄膜晶体管的漏极与所述第一电平信号输入端连接；
第九薄膜晶体管的源极与上拉模块、第一电容的第二端、栅极信号输出端连接，第九薄膜晶体管的漏极与第二电平信号输入端连接。
15.如权利要求14所述的移位寄存器单元，其特征在于，所述第二电平信号输入端输入信号的电位小于零且高于所述第一电平信号输入端输入信号的电位。
16.一种移位寄存器单元驱动方法，其特征在于，用于驱动如权利要求1或10所述的移位寄存器单元；
在预充电阶段，上拉节点和第一节点的电位被上拉至第一电位，关断模块处于导通状态；
在上拉阶段，上拉节点和第一节点的电位被上拉至高于所述第一电位的第二电位，关断模块处于完全截止状态，上拉节点与预充电模块和下拉模块之间的电连接被断开；
在复位阶段，关断模块处于导通状态，上拉节点和第一节点的电位被下拉至低于所述第一电位的第三电位；
在复位维持阶段，关断模块处于截止状态，上拉节点和第一节点的电位被维持在所述第三电位。
17.如权利要求16所述的驱动方法，其特征在于，在预充电阶段，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，起始信号输入端输入高电平信号；
在上拉阶段，第一时钟信号输入端输入高电平信号，第二时钟信号输入端输入低电平信号，起始信号输入端输入低电平信号；
在复位阶段，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，起始信号输入端输入低电平信号；
在复位维持阶段，第一时钟信号输入端输入高电平信号，第二时钟信号输入端输入低电平信号，起始信号输入端输入低电平信号。
18.一种移位寄存器，其特征在于，包括多级如权利要求1至9中任一权利要求所述的移位寄存器单元或多级如权利要求10至15中任一项权利要求所述的移位寄存器单元。
19.一种显示装置，其特征在于，包括如权利要求18所述的移位寄存器。
移位寄存器单元及其驱动方法、移位寄存器与显示装置
技术领域
[0001] 本发明涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器与显示装置。
背景技术
[0002] 氧化物薄膜晶体管（氧化物TFT）是大尺寸有源矩阵有机发光二极管（AMOLED）显示器/液晶显示器（LCD）的发展方向，因此在现有GOA（Gate On Array，阵列基板上制作栅极驱动）中，被广泛采用。
[0003] 氧化物TFT特性之一是具有耗尽型的特点，即氧化物TFT的阈值电压为负，这导致现有GOA实现上一直存在漏电流的问题。
[0004] 在如附图1所示的现有GOA典型电路中，在预充电阶段，由于T4存在较大漏电情况，因此导致对T11栅极的充电效果变差；在上拉阶段，由于T12、T13和T14的栅极电平最低只能到VGL，而T12、T13和T14的源极也为VGL，则T12、T13和T14的栅源电压Vgs最小为0，由于氧化物TFT的阈值电压小于0，因此T12，T13和T14仍处于微导通状态，具有较大的漏电电流，造成T11的栅极和源极都趋向VGL漏电而影响GOA电路的正常上拉和输出，而在下拉阶段，由于T12、T14无法正常关断,也会造成在下拉波形的畸变，影响下拉效果，从而影响GOA电路的可靠性和功耗。
发明内容
[0005] 本发明提供一种移位寄存器单元及其驱动方法、移位寄存器与显示装置，从而可以解决GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管的GOA电路的可靠性和功耗问题。
[0006] 本发明提供方案如下：
[0007] 本发明实施例提供了一种移位寄存器单元，包括第一电容、上拉模块、预充电模块和下拉模块，所述第一电容的第一端与所述上拉模块连接于上拉节点，还包括：
[0008] 关断模块，与所述上拉节点连接，并与处于预充电模块和下拉模块之间的第一节点连接，用于在上拉阶段断开所述上拉节点与所述预充电模块和下拉模块的电连接。
[0009] 优选的，所述关断模块包括：
[0010] 第一薄膜晶体管，第一薄膜晶体管的源极与所述第一节点连接，第一薄膜晶体管的栅极与第二时钟信号输入端连接，第一薄膜晶体管的漏极与所述上拉节点连接；
[0011] 关断控制单元，用于在上拉阶段，通过控制所述第一薄膜晶体管的源极电压使得所述第一薄膜晶体管处于完全截止状态，以断开所述上拉节点与所述预充电模块和下拉模块的电连接。
[0012] 优选的，所述关断控制单元包括：
[0013] 反馈电容，所述反馈电容的第一端与所述第一薄膜晶体管的源极连接，反馈电容的第二端，与所述上拉模块和所述下拉模块连接。
[0014] 优选的，所述关断控制单元还包括：
[0015] 第二薄膜晶体管，第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接，第二薄膜晶体管的栅极与第一时钟信号输入端连接，第二薄膜晶体管的漏极与所述第一薄膜晶体管的源极连接。
[0016] 优选的，所述关断控制单元还包括：
[0017] 第二薄膜晶体管，第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接，第二薄膜晶体管的栅极与第二薄膜晶体管的源极连接，第二薄膜晶体管的漏极与所述第一薄膜晶体管的源极连接。
[0018] 优选的，所述关断模块包括：
[0019] 第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；
[0020] 第一薄膜晶体管的源极与第二薄膜晶体管的漏极、第三薄膜晶体管的漏极连接，第一薄膜晶体管的栅极与第二时钟信号输入端连接，第一薄膜晶体管的漏极与所述上拉节点连接；
[0021] 第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接，第二薄膜晶体管的栅极与第一时钟信号输入端连接；
[0022] 第三薄膜晶体管的源极与所述第一节点连接，第三薄膜晶体管的栅极与所述第二时钟信号输入端连接。
[0023] 优选的，所述上拉模块包括：
[0024] 第四薄膜晶体管，第四薄膜晶体管的源极与第一时钟信号输入端连接，第四薄膜晶体管的栅极与所述上拉节点连接，第四薄膜晶体管的漏极与第一电容的第二端、下拉模块以及信号输出端连接。
[0025] 优选的，所述上拉模块包括：
[0026] 第四薄膜晶体管和第五薄膜晶体管；
[0027] 第四薄膜晶体管的源极和第五薄膜晶体管的源极与第一时钟信号输入端连接；
[0028] 第四薄膜晶体管的栅极和第五薄膜晶体管的栅极与所述上拉节点连接；
[0029] 第四薄膜晶体管的漏极，与栅极信号输出端、第一电容的第二端以及下拉模块连接；
[0030] 第五薄膜晶体管的漏极，与关断模块、下拉模块以及起始信号输出端连接。
[0031] 优选的，所述预充电模块包括：
[0032] 第六薄膜晶体管；
[0033] 第六薄膜晶体管的源极和栅极与起始信号输入端连接，第六薄膜晶体管的漏极与所述关断模块、下拉模块连接。
[0034] 优选的，所述下拉模块包括：
[0035] 第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管，以及用于控制所述第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管导通或截止的下拉控制单元；
[0036] 第七薄膜晶体管的源极与所述预充电模块、关断模块连接，第七薄膜晶体管的栅极与所述控制单元、第八薄膜晶体管的栅极、第九薄膜晶体管的栅极连接于下拉节点，第七薄膜晶体管的漏极与第一电平信号输入端连接；
[0037] 第八薄膜晶体管的源极与上拉模块、关断模块、起始信号输出端连接，第八薄膜晶体管的漏极与所述第一电平信号输入端连接；
[0038] 第九薄膜晶体管的源极与上拉模块、第一电容的第二端、栅极信号输出端连接，第九薄膜晶体管的漏极与第二电平信号输入端连接。
[0039] 优选的，所述第二电平信号输入端输入信号的电位小于零且高于所述第一电平信号输入端输入信号的电位。
[0040] 本发明实施例还提供了一种移位寄存器单元驱动方法，包括：
[0041] 在预充电阶段，上拉节点和第一节点的电位被上拉至第一电位，关断模块处于导通状态；
[0042] 在上拉阶段，上拉节点和第一节点的电位被上拉至高于所述第一电位的第二电位，关断模块处于完全截止状态，上拉节点与预充电模块和下拉模块之间的电连接被断开；
[0043] 在复位阶段，关断模块处于导通状态，上拉节点和第一节点的电位被下拉至低于所述第一电位的第三电位；
[0044] 在复位维持阶段，关断模块处于截止状态，上拉节点和第一节点的电位被维持在所述第三电位。
[0045] 优选的，在预充电阶段，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，起始信号输入端输入高电平信号；
[0046] 在上拉阶段，第一时钟信号输入端输入高电平信号，第二时钟信号输入端输入低电平信号，起始信号输入端输入低电平信号；
[0047] 在复位阶段，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，起始信号输入端输入低电平信号；
[0048] 在复位维持阶段，第一时钟信号输入端输入高电平信号，第二时钟信号输入端输入低电平信号，起始信号输入端输入低电平信号。
[0049] 本发明实施例还提供了一种移位寄存器，该移位寄存器中具体可以包括多级上述本发明实施例所述的移位寄存器单元。
[0050] 本发明实施例还提供了一种显示装置，改显示装置具体可以包括上述本发明实施例提供的移位寄存器。
[0051] 从以上所述可以看出，本发明提供的移位寄存器单元及其驱动方法、移位寄存器与显示装置，通过设置用于在上拉阶段，断开所述上拉节点PU与所述预充电模块以及下拉模块之间的电连接的关断模块，从而可以解决GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管的GOA电路的可靠性和功耗问题。
附图说明
[0052] 图1为现有移位寄存器单元结构示意图；
[0053] 图2为本发明实施例提供的移位寄存器单元结构示意图一；
[0054] 图3为本发明实施例提供的移位寄存器单元结构示意图二；
[0055] 图4为本发明实施例提供的移位寄存器单元结构示意图三；
[0056] 图5为本发明实施例提供的移位寄存器适用的信号时序示意图；
[0057] 图6为本发明实施例提供的移位寄存器单元结构示意图四；
[0058] 图7为本发明实施例提供的移位寄存器单元结构示意图五；
[0059] 图8为本发明实施例提供的移位寄存器单元结构示意图六；
[0060] 图9为本发明实施例提供的移位寄存器单元结构示意图七；
[0061] 图10为本发明实施例提供的移位寄存器单元结构示意图八；
[0062] 图11为本发明实施例提供的移位寄存器单元结构示意图九；
[0063] 图12为本发明实施例提供的移位寄存器单元结构示意图十；
[0064] 图13为本发明实施例提供的移位寄存器单元结构示意图十一；
[0065] 图14为本发明实施例提供的下拉控制单元结构示意图一；
[0066] 图15为本发明实施例提供的下拉控制单元结构示意图二；
[0067] 图16为本发明实施例提供的下拉控制单元结构示意图三；
[0068] 图17为本发明实施例提供的移位寄存器单元驱动方法流程示意图；
[0069] 图18为本发明实施例提供的移位寄存器单元结构示意图十二；
[0070] 图19为本发明实施例提供的GOA电路与现有GOA电路输出波形仿真结果对比图。
具体实施方式
[0071] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
[0072] 除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。
[0073] 本发明实施例提供了一种移位寄存器单元，如附图2所示，具体可以包括第一电容C1、上拉模块1、预充电模块2和下拉模块3，第一电容C1的第一端与上拉模块1连接于上拉节点PU；
[0074] 同时，该移位寄存器单元具体还可以包括：
[0075] 关断模块4，与上拉节点PU连接，并与处于预充电模块2和下拉模块3之间的第一节点LK连接，用于在上拉阶段断开上拉节点PU与预充电模块2和下拉模块3的电连接。
[0076] 本发明实施例提供的移位寄存器单元，可以在上拉阶段，完全断开上拉节点PU与预充电模块2和下拉模块3的电连接，从而可以解决GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管（TFT）的GOA电路的可靠性和功耗问题。
[0077] 附图2中，关断模块4与第一电容C1第二端之间的虚线，用于表示在不同的实施例中，关断模块4与第一电容C1第二端存在电连接或不存在电连接的关系。
[0078] 在本发明一具体实施例中，如附图3所示，关断模块4具体可以包括：
[0079] 第一薄膜晶体管T1即关断晶体管，第一薄膜晶体管T1的源极与第一节点LK连接，第一薄膜晶体管T1的栅极与第二时钟信号输入端CLKB连接，第一薄膜晶体管T1的漏极与上拉节点PU连接；
[0080] 关断控制单元41，用于在上拉阶段，通过控制所述第一薄膜晶体管T1的源极电压使得所述第一薄膜晶体管T1处于完全截止状态，以断开所述上拉节点PU与预充电模块2和下拉模块3的电连接。
[0081] 在一具体实施例中，如附图4所示，关断控制单元41具体可以包括：
[0082] 反馈电容C2，反馈电容C2的第一端与第一薄膜晶体管T1的源极连接，反馈电容C2的第二端，与上拉模块1和下拉模块3连接。
[0083] 另外，在不同的实施例中，反馈电容C2的第二端还可以与第一电容C1的第二端、栅极信号输出端OUTPUT_Gate连接（具体可如附图4所示，所述栅极信号输出端OUTPUT_Gate即附图4中所示OUTPUT），或者反馈电容C2的第二端还可以与起始信号输出端OUTPUT_STV连接（具体可如附图9所示）。
[0084] 那么，当输入信号的时序关系如附图5所示时，该实施例提供的移位寄存器单元的具体工作过程可如下所示：
[0085] 在预充电阶段即A阶段，第二时钟信号输入端CLKB输入高电平信号，第一薄膜晶体管T1处于导通状态即开启，上拉节点PU和第一节点LK被上拉至高电平电位，第一时钟信号输入端CLK输入低电平信号，信号输出端OUTPUT输出低电平信号，反馈电容C2的第一端即第一节点LK处的电压为VGH-VGL；
[0086] 在上拉阶段即阶段B（也可以称之为输出阶段），第二时钟信号输入端CLKB输入低电平信号，第一薄膜晶体管T1处于截止状态，第一时钟信号输入端CLK输入高电平信号，信号输出端OUTPUT输出高电平信号，反馈电容C2两端电压保持不变，则第一节点LK同上拉节点PU一样被上拉至更高的电位，此时第一节点LK处的电压为2VGH-VGL，则第一薄膜晶体管T1的栅源电压VGS=VGL-(2VGH-VGL)=2VGL-2VGH，由于VGL取值约为-8V，VGH取值约为5V，而第一薄膜晶体管T1的阈值电压VTH取值约为-1V，那么此时第一薄膜晶体管T1的栅源电压VGS约等于-26V
[0087] 在另一具体实施例中，如附图6所示，关断控制单元41具体还可以包括：
[0088] 第二薄膜晶体管T2，第二薄膜晶体管T2的源极，与上拉模块1和下拉模块3连接，第二薄膜晶体管T2的栅极与第一时钟信号输入端CLK连接，第二薄膜晶体管T2的漏极，与所述第一薄膜晶体管T1的源极连接。
[0089] 另外，在不同的实施例中，第二薄膜晶体管T2的源极还可以与第一电容C1的第二端、栅极信号输出端OUTPUT_Gate连接（具体可如附图6所示，所述栅极信号输出端OUTPUT_Gate即图6中所示的OUTPUT端），或者第二薄膜晶体管T2的源极还可以与起始信号输出端OUTPUT_STV连接（具体可如附图10所示）。
[0090] 那么，当输入信号的时序关系同样如附图5所示时，该实施例提供的移位寄存器单元的具体工作过程可如下所示：
[0091] 在预充电阶段即A阶段，第二时钟信号输入端CLKB输入高电平信号，第一薄膜晶体管T1处于导通状态，上拉节点PU和第一节点LK被上拉至高电平电位，第一时钟信号输入端CLK输入低电平信号，第二薄膜晶体管T2处于截止状态，信号输出端OUTPUT输出低电平信号，第一节点LK处的电压为VGH；
[0092] 在上拉阶段即阶段B，第二时钟信号输入端CLKB输入低电平信号，第一薄膜晶体管T1处于截止状态，第一时钟信号输入端CLK输入高电平信号，第二薄膜晶体管T2处于导通状态，信号输出端OUTPUT输出高电平信号，由于第二薄膜晶体管T2导通，因此，信号输出端OUTPUT输出高电平信号被反馈至第一节点LK处，则第一节点LK处的电压约为VGH，则第一薄膜晶体管T1的栅源电压VGS=VGL-VGH，由于VGL取值约为-8V，VGH取值约为5V，而第一薄膜晶体管T1的阈值电压VTH取值约为-1V，那么此时第一薄膜晶体管T1的栅源电压VGS约等于-13V
[0093] 由于在如附图6所示的电路结构中，第二薄膜晶体管T2的栅极与第一时钟信号输入端CLK连接，而第二薄膜晶体管T2的源极，其实质上与第一时钟信号输入端CLK之间也存在电连接关系，因此，如附图6所示的关断控制单元41还可以存在另一种替代形式。
[0094] 具体的，所述替代方式如附图7所示：
[0095] 第二薄膜晶体管T2的源极，与上拉模块1和下拉模块3连接，第二薄膜晶体管T2的栅极与第二薄膜晶体管T2的源极连接，第二薄膜晶体管T2的漏极，与所述第一薄膜晶体管T1的源极连接。
[0096] 同样，在不同的实施例中，第二薄膜晶体管T2的源极还可以与第一电容C1的第二端、栅极信号输出端OUTPUT_Gate连接（具体可如附图7所示，所述栅极信号输出端OUTPUT_Gate即图7中所示的OUTPUT端），或者第二薄膜晶体管T2的源极还可以与起始信号输出端OUTPUT_STV连接（具体可如附图11所示）。
[0097] 由于附图7所示的移位寄存器的工作过程，与附图6所示的移位寄存器类似，即在上拉阶段，第一薄膜晶体管T1的栅源电压VGS约等于-13V
[0098] 在一具体实施例中，关断模块4还可以以附图8所示的电路结构呈现。在该实施例中，关断模块4具体可以包括：
[0099] 第一薄膜晶体管T1、第二薄膜晶体管T2以及第三薄膜晶体管T3；
[0100] 第一薄膜晶体管T1的源极，与第二薄膜晶体管T2的漏极、第三薄膜晶体管T3的漏极连接，第一薄膜晶体管T1的栅极与第二时钟信号输入端CLKB连接，第一薄膜晶体管T1的漏极与上拉节点PU连接；
[0101] 第二薄膜晶体管T2的源极，与上拉模块1和下拉模块3连接，第二薄膜晶体管T2的栅极与第一时钟信号输入端CLK连接，而在不同的实施例中，第二薄膜晶体管T2的源极还可以与第一电容C1的第二端、栅极信号输出端OUTPUT_Gate连接（具体可如附图8所示），或者第二薄膜晶体管T2的源极还可以与起始信号输出端OUTPUT_STV连接（具体可如附图12所示）。
[0102] 第三薄膜晶体管T3的源极与第一节点LK连接，第三薄膜晶体管T3的栅极与第二时钟信号输入端CLKB连接。
[0103] 由于附图8所示的移位寄存器的工作过程，与附图6所示的移位寄存器类似，即在上拉阶段，第一薄膜晶体管T1的栅源电压VGS约等于-13V
[0104] 在另一些具体实施例中，本发明实施例所提供的移位寄存器单元的电路结构，还可以如附图9、10、11、12所示。
[0105] 在本发明一具体实施例中，如附图13所示，本发明实施例所涉及的上拉模块1具体可以包括：
[0106] 第四薄膜晶体管T4，其源极与第一时钟信号输入端CLK连接，其栅极与上拉节点PU连接，其漏极具体可与第一电容C1的第二端、下拉模块3、信号输出端OUTPUT连接。
[0107] 而在另一具体实施例中，如附图9-12所示，上拉模块1具体可以包括
[0108] 第四薄膜晶体管T4，第五薄膜晶体管T5；
[0109] 第四薄膜晶体管T4的源极和第五薄膜晶体管T5的源极，与第一时钟信号输入端CLK连接；
[0110] 第四薄膜晶体管T4的栅极和第五薄膜晶体管T5的栅极，与上拉节点PU连接；
[0111] 第四薄膜晶体管T4的漏极，与栅极信号输出端OUTPUT_Gate、第一电容C1的第二端、下拉模块3连接；
[0112] 第五薄膜晶体管T5的漏极，与关断模块4、下拉模块3、起始信号输出端OUTPUT_STV连接。
[0113] 如附图9-12所示，本发明实施例所涉及的预充电模块2具体可以包括：
[0114] 第六薄膜晶体管T6；
[0115] 第六薄膜晶体管T6的源极和栅极，与起始信号输入端STV连接，第六薄膜晶体管T6的漏极与关断模块4、下拉模块3连接于第一节点LK。
[0116] 如附图9-12所示，本发明实施例所涉及的下拉模块3具体可以包括：
[0117] 第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9，以及用于控制第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9导通或截止的下拉控制单元31；
[0118] 其中：
[0119] 第七薄膜晶体管T7的源极与第一电平信号输入端VGL1连接，第七薄膜晶体管T7的栅极，与控制单元31、第八薄膜晶体管T8的栅极、第九薄膜晶体管T9的栅极连接于下拉节点PD，第七薄膜晶体管T7的漏极与预充电模块2、关断模块4连接，即连接于第一节点LK；
[0120] 第八薄膜晶体管T8的源极与第一电平信号输入端VGL1连接，第八薄膜晶体管T8的漏极，与上拉模块1、关断模块4、起始信号输出端OUTPUT_STV连接；
[0121] 第九薄膜晶体管T9的源极与第二电平信号输入端VGL2连接，第九薄膜晶体管T9的漏极，与上拉模块1、第一电容C1的第二端、栅极信号输出端OUTPUT_Gate连接。
[0122] 本发明实施例中，第二电平信号输入端VGL2输入信号的电位可以小于零且高于第一电平信号输入端VGL1输入信号的电位。
[0123] 在一具体实施例中，如附图14所示，本发明实施例所涉及的下拉控制单元31具体可以包括：
[0124] 第十薄膜晶体管T10、第十一薄膜晶体管T11；
[0125] 第十薄膜晶体管T10的源极和栅极，与第二时钟信号输入端CLKB连接，第十薄膜晶体管T10的漏极与下拉节点PD连接；
[0126] 第十一薄膜晶体管T11的漏极与下拉节点PD连接，第十一薄膜晶体管T11的栅极与起始信号输入端STV连接，第十一薄膜晶体管T11的源极与第一电平信号输入端VGL1连接。
[0127] 在另一具体实施例中，如附图15所示，本发明实施例所涉及的下拉控制单元31具体可以包括：
[0128] 第三电容C3，第十薄膜晶体管T10；
[0129] 第三电容C3的第一端与第二时钟信号输入端CLKB连接，第三电容C3的第二端与下拉节点PD连接；
[0130] 第十薄膜晶体管T10的漏极与下拉节点PD连接，第十薄膜晶体管T10的栅极与起始信号输入端STV连接，第十薄膜晶体管T10的源极与第一电平信号输入端VGL连接。
[0131] 在另一具体实施例中，如附图16所示，本发明实施例所涉及的下拉控制单元31具体可以包括：
[0132] 第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13；
[0133] 第十薄膜晶体管T10的源极和栅极，与第二时钟信号输入端CLKB连接，第十薄膜晶体管T10的漏极，与第十一薄膜晶体管T11的栅极、第十二薄膜晶体管T12的漏极连接；
[0134] 第十一薄膜晶体管T11的源极，与第二时钟信号输入端CLKB连接，第十一薄膜晶体管T11的漏极与下拉节点PD连接；
[0135] 第十二薄膜晶体管T12的栅极，与起始信号输入端STV、第十三薄膜晶体管T13的栅极连接，第十二薄膜晶体管T12的源极，与第一电平信号输入端VGL、第十三薄膜晶体管T13的源极连接；
[0136] 第十三薄膜晶体管T13的漏极与下拉节点PD连接。
[0137] 上述本发明实施例所涉及的薄膜晶体管，具体可为N型薄膜晶体管。
[0138] 本发明实施例还提供了一种移位寄存器单元驱动方法，如附图17所示，该方法具体可以包括：
[0139] 步骤171，在预充电阶段，上拉节点PU和第一节点LK的电位被上拉至第一电位，关断模块4处于导通状态；
[0140] 步骤172，在上拉阶段，上拉节点PU和第一节点LK的电位被上拉至高于所述第一电位的第二电位，关断模块4处于完全截止状态，上拉节点PU与预充电模块2和下拉模块3之间的电连接被断开；
[0141] 步骤173，在复位阶段，关断模块4处于导通状态，上拉节点PU和第一节点LK的电位被下拉至低于所述第一电位的第三电位；
[0142] 步骤174，在复位维持阶段，关断模块4处于截止状态，上拉节点PU和第一节点LK的电位被维持在所述第三电位。
[0143] 下面为如附图18所示的移位寄存器单元，采用如附图5所示的信号时序图为例，对本发明实施例提供的移位寄存器驱动方法的一个具体实现过程进行详细的描述，该过程具体可以包括：
[0144] 在阶段A预充电阶段：第一时钟信号输入端CLK输入低电平信号例如VGL，第二时钟信号时输入端CLKB输入高电平信号例如VGH，起始信号输入端STV输入为高电平信号例如VGH；此时，T1、T6-T11均处于导通状态，T4和T5处于截止状态，栅极信号输出端OUTPUT_Gate输出第二电平信号输入端VGL2输入的低电平信号VGL2，起始信号输出端OUTPUT_STV输出第一电平信号输入端VGL1输入的低电平信号VGL1，第一节点LK和上拉节点PU的电位被上拉至高电平电位，则第一节点LK的电压具体可为的VGH-VGL1，而下拉节点PD的电位等于第一电平信号输入端VGL1输入的低电平信号VGL1。
[0145] 在阶段B上拉阶段：第一时钟信号输入端CLK输入高电平信号例如VGH，第二时钟信号输入端CLKB输入低电平信号例如VGL，起始信号输入端STV输入为低电平信号例如VGL，T1、T6-T11均处于截止状态，T4和T5处于导通状态，栅极信号输出端OUTPUT_Gate和起始信号输出端OUTPUT_STV均输出高电平信号，第一节点LK和上拉节点PU的电位被进一步上拉，则第一节点LK此时的电压为2VGH-VGL1，则T1的栅源电压VGS=VGL1-(2VGH-VGL1)=2VGL1-2VGH，那么在基于惯用的取值范围，则此时T1的栅源电压为深度负电压，远远小于T1的阈值电压VTH，并小于零，即VGS
[0146] 在阶段C复位阶段。第一时钟信号输入端CLK输入低电平信号，第二时钟信号时输入端CLKB输入高电平信号，起始信号输入端STV输入为低电平信号；此时，T1、T7-T10均处于导通状态，T4、T5、T6、T11处于截止状态；T1、T7实现对C1和C2的放电，将上拉节点PU和第一节点LK电位下拉至VGL1；T9将栅极信号输出端OUTPUT_Gate输出信号的电位下拉至VGL2，T8将起始信号输出端OUTPUT_STV输出信号的电位下拉至VGL1。
[0147] 在阶段D复位维持阶段。第一时钟信号输入端CLK输入高电平信号，第二时钟信号时输入端CLKB输入低电平信号，起始信号输入端STV输入为低电平信号；此时，T1、T6-T11均处于截止状态，T4、T5处于导通状态；上拉节点PU和第一节点LK维持在低电平电位，栅极信号输出端OUTPUT_Gate和起始信号输出端OUTPUT_STV输出信号的电位维持不变。
[0148] 通过以上阶段的实现，本发明实施例所提供的移位寄存器单元驱动方法，可以在上拉阶段，完全断开上拉节点PU与预充电模块2和下拉模块3之间的电连接，从而可以解决GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管（TFT）的GOA电路的可靠性和功耗问题。
[0149] 如附图19所示的本发明实施例提供的GOA电路与现有GOA电路输出波形仿真结果对比图可以看出（其中，标识1所指为本发明实施例提供的GOA电路输出波形仿真示意图，标识2所指为现有GOA电路输出波形仿真示意图），在预充电和上拉阶段，现有一般GOA电路由于薄膜晶体管TFT耗尽型特性造成的漏电流过大将上拉节点PU和输出波形发生严重消减，造成GOA的失效；而本发明实施例提供的GOA由于设置了关断模块，使上拉阶段，上拉节点PU与预充电模块和下拉模块之间的电连接完全被关断，有效切断了上拉节点PU漏电流，从而从上拉节点PU和输出波形正常，GOA工作正常。
[0150] 本发明实施例还提供了一种移位寄存器，该移位寄存器中具体可以包括多级上述本发明实施例提供的移位寄存器单元。
[0151] 在一具体实施例中，除第一级外，一级移位寄存器单元栅极信号输出端OUTPUT_Gate输出的信号为上一级移位寄存器单元的复位信号；除最后一级外，一级移位寄存器单元起始信号输出端OUTPUT_STV输出的信号为下一级移位寄存器单元输入的起始信号。
[0152] 本发明实施例还提供了一种显示装置，包括上述本发明实施例提供的移位寄存器。
[0153] 该显示装置具体可以为液晶面板、液晶电视、液晶显示器、OLED（有机发光二极管）面板、OLED显示器、等离子显示器或电子纸等显示装置。
[0154] 本发明实施例所提供的移位寄存器单元、移位寄存器与显示装置特别适合LTPS（低温多晶硅技术）制程下的GOA电路需求，也可适用于非晶硅工艺下的GOA电路。
[0155] 需指出的是，尽管上述实施例中，以单一采用N型薄膜晶体管为例进行了说明，然而，上述电路还可以轻易的改成采用单一的P型薄膜晶体管或CMOS（互补金属氧化物半导体）管电路。
[0156] 通过以上描述可以看出，本发明提供了一种移位寄存器单元及其驱动方法、移位寄存器与显示装置，通过设置用于在上拉阶段，断开所述上拉节点PU与所述预充电模块和下拉模块之间电连接的关断模块，从而可以解决GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管的GOA电路的可靠性和功耗问题。
[0157] 以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
