一种基于DNA算法自组装的全加器设计方法

摘要

本发明公开了一种基于DNA算法自组装的全加器设计方法，基于DNA自组装技术构建构造刚性三交叉DNA分子；设计全加器的三种类型刚性DNA Tiles，包括输入X类Tiles，输出Y类Tiles和初始化C类Tiles；在预先设定的实验条件下，控制合适温度以及溶液的浓度，保证DNA自组装顺利完成组装；结果提取，寻找出运算完整的自组装结构，分离并提取其中的报告链，根据编码原则读取结果。本发明提出的基于DNA Tile自组装的二进制全加运算模型，有三个输入端和两个输出端，运用输入瓦分别逐步实现其逻辑操作，计算的速度很快，只需要通过DNA分子在一定的生化条件下，进行组装就可以实现全加逻辑功能，减少逻辑器件使用数目，使成本也大大地降低，更方便地投入到我们将来的实际应用中去。

权利要求

1.一种基于DNA算法自组装的全加器设计方法，其特征在于，所述方法包括以下步骤：基于DNA自组装技术构建构造刚性三交叉DNA分子；设计全加器的三种类型刚性DNA Tiles，包括输入X类Tiles，输出Y类Tiles和初始化C类Tiles；在预先设定的实验条件下，控制合适温度以及溶液的浓度，保证DNA自组装顺利完成组装；结果提取，寻找出运算完整的自组装结构，分离并提取其中的报告链，根据编码原则读取结果。

2.如权利要求1所述的基于DNA算法自组装的全加器设计方法，其特征在于，逻辑SUM运算是通过两个异或门组合实现的：首先，输入值I1和I2进行异或运算： 然后，再与I3进行异或运算，即 而逻辑CARRY运算则是通过一个异或门、两个与门和一个或门组合实现的：首先，输入值I1和I2进行异或运算： 接着， 与I3进行与运算；同时，输入值I1和I2进行与运算：I1∩I2；最后，结合前两个步骤计算的逻辑值进行或运算，即：

3.如权利要求1所述的基于DNA算法自组装的全加器设计方法，其特征在于，执行全加运算的Tile模型为：

三交叉螺旋抽象成矩形，Tiles之间通过粘性末端进行连接，抽象成几何形状的螺旋没有发夹结构；粘性末端抽象成三角形；分子瓦输出值和输入值分别位在矩形上下两个边上，每一个粘性末端代表一个值，一起构成了用于执行全加运算的组分Tiles集合。

4.如权利要求3所述的基于DNA算法自组装的全加器设计方法，其特征在于，累积半加运算是由一系列的布尔逻辑输入x1，x2，x3，…，xn和一系列布尔输出变量和 所组成；为执行全加运算，需要两种不同种类的X类Tiles，一种赋值为0，而另一种赋值为1。Tiles赋值为0或者1，在化学意义上，用限制位点PvuII(CAGCTG)表示0，用EcoR V(GATATC)表 示1；输入X类Tiles，Tiles的值位在矩形的左上角，通过左上的粘性末端直接传递值，另外两个粘性末端用于初始化和连接输入值。

5.如权利要求3所述的基于DNA算法自组装的全加器设计方法，其特征在于，对于全加运算，输出Y是由三个输入X做异或运算而得，即对于一系列的布尔逻辑输入x1，x2，x3，…，xn和一系列输出变量 和 这里， 并且当i＞1， 和X类Tiles一样，Y类Tiles也有两个值，分别为0和1。

6.如权利要求5所述的基于DNA算法自组装的全加器设计方法，其特征在于，有两种途径来得到这两个结果：当三个输入之和为1时，其运算输出结果Y为1；当三个输入之和为

0时，则其运算输出结果Y为0；Y类Tiles具有五个粘性末端，其中三个粘性末端在矩形的下部，分别代表三个输入值，而另两个粘性末端在矩形的中上和右上部，代表两个输出值：逻辑SUM值位于中上部，逻辑CARRY的值位于右上部；其中两个输出值通过粘性末端直接传递到下一个分子瓦作为输入值，参与下一步的计算；而另一个输入值靠模板链上的x Tiles提供，直接将x Tiles输出值传递到下一步计算中。

7.如权利要求3所述的基于DNA算法自组装的全加器设计方法，其特征在于，除了X类Tiles和Y类Tiles以外，还需要两个初始化C类Tiles：c1和c2用于初始化x1、y1和z1以及连接输入和输出。

说明书

一种基于DNA算法自组装的全加器设计方法

技术领域

[0001] 本发明属于加法器技术领域，尤其涉及一种基于DNA算法自组装的全加器设计方法。

背景技术

[0002] 自组装技术是解决有机功能分子与电极连接问题最有希望的技术之一，近年来在构筑分子电子器件中得到了越来越多的应用，成为分子电子学发展的一个重要方向。利用自组装技术进行不同几何形状图案的构建以及对材料表面的修饰是自组装技术最简单、最初步的应用。选择一定结构、形状的分子，通过自组装技术可以构筑不同几何形状的图案。随着对分子识别过程中各种作用力本质的深入了解，人们已经从制备具有特定结构和构筑基元出发来组装多维、高度有序、结构复杂具有特定功能的组装体。

[0003] 目前，在电子计算机内部硅芯片上安放的电路系统越来越多，尺寸越来越小，己接近物理极限。将单个分子或极小的化学基因变成计算机芯片上的元件可大大缩小其尺寸跨越传统极限限制。单个逻辑运算单元的信号处理能力是有限的，为了进一步提高网络的可承载信息容量，需要发展具有复杂逻辑运算功能的逻辑运算电路。

[0004] DNA分子编码地球上所有形式的生命，可以论证：就数据存储和处理而言，它们是已知的最强有力的媒介。然而，迄今DNA几乎没有被用于计算机，其原因主要是：缺乏一种方法，能够将生命分子转换成器件，而器件可以完成逻辑操作。

[0005] 自组装技术是解决有机功能分子与电极连接问题最有希望的技术之一，近 年来在构筑分子电子器件中得到了越来越多的应用，成为分子电子学发展的一个重要方向。利用自组装技术进行不同几何形状图案的构建以及对材料表面的修饰是自组装技术最简单、最初步的应用。选择一定结构、形状的分子，通过自组装技术可以构筑不同几何形状的图案。随着对分子识别过程中各种作用力本质的深入了解，人们已经从制备具有特定结构和构筑基元出发来组装多维、高度有序、结构复杂具有特定功能的组装体。 [0006] 加法器是一个实现两个二进制数相加并求出和的组合逻辑运算单元，是组成微处理器基本算术运算单元之一。本发明利用DNA自组装实现的全加运算，有三个输入端和两个输出端，运用输入瓦分别逐步实现其逻辑操作。在数字逻辑电路中需要不同的逻辑门进行复杂的连接来完成全加逻辑功能，而分子自组装只需要通过DNA分子在一定的生化条件下，进行组装就可以实现全减逻辑功能。这样大大地减少逻辑器件使用数目，使成本也大大地降低，更方便地投入到我们将来的实际应用中去。

发明内容

[0007] 本发明实施例的目的在于提供一种基于DNA算法自组装的全加器设计方法，旨在解决单个逻辑运算单元的信号处理能力是有限的，为了进一步提高网络的可承载信息容量，需要发展具有复杂逻辑运算功能的逻辑运算电路的问题。

[0008] 本发明实施例是这样实现的，一种基于DNA算法自组装的全加器设计方法，所述方法包括以下步骤：基于DNA自组装技术构建构造刚性三交叉DNA分子；设计全加器的三种类型刚性DNA Tiles，包括输入X类Tiles，输出Y类Tiles和初始化C类Tiles；在预先设定的实验条件下，控制合适温度以及溶液的浓度，保证DNA自组装顺利完成组装；结果提取，寻找出运算完整的自组装结构，分离并提取其中的报告链，根据编码原则读取结果。 [0009] 进一步，逻辑SUM运算是通过两个异或门组合实现的：首先，输入值I1和I2进行异或运算： 然后，再与I3进行异或运算，即 而逻辑CARRY运算则是通过一个异或门、两个与门和一个或门组合实现的：首先，输入值I1和I2进行异或运算：
接着， 与I3进行与运算；同时，输入值I1和I2进行与运算：I1∩I2；最后，结合前两个步骤计算的逻辑值进行或运算，即：

[0010] 进一步，执行全加运算的Tile模型为：

[0011] 三交叉螺旋抽象成矩形，Tiles之间通过粘性末端进行连接，抽象成几何形状的螺旋没有发夹结构；粘性末端抽象成三角形；分子瓦输出值和输入值分别位在矩形上下两个边上，每一个粘性末端代表一个值，一起构成了用于执行全加运算的组分Tiles集合。 [0012] 进一步，累积半加运算是由一系列的布尔逻辑输入x1，x2，x3，…，xn和一系列布尔输出变量 和 所组成；为执行全加运算，需要两种不同种类的X类Tiles，一种赋值为0，而另一种赋值为1。Tiles赋值为0或者1，在化学意义上，用限制位点PvuII(CAGCTG)表示0，用EcoR V (GATATC)表示1；输入X类Tiles，Tiles的值位在矩形的左上角，通过左上的粘性末端直接传递值，另外两个粘性末端用于初始化和连接输入值；

[0013] 进一步，对于全加运算，输出Y是由三个输入X做异或运算而得，即对于一系列的布尔逻辑输入x1，x2，x3，…，xn和一系列输出变量 和 这里，并且当i＞1， 和X类Tiles一样，Y类Tiles也有两个值，
分别为0和1。

[0014] 进一步，有两种途径来得到这两个结果：当三个输入之和为1时，其运算输出结果Y为1；当三个输入之和为0时，则其运算输出结果Y为0；Y类Tiles具有五个粘性末端，其中三个粘性末端在矩形的下部，分别代表三个输入值，而另两个粘性末端在矩形的中上和右上部，代表两个输出值：逻辑SUM值位于中上部，逻辑CARRY的值位于右上部；其中两个输出值通过粘性末端直接传递到下一个分子瓦作为输入值，参与下一步的计算；而另一个输入值靠模板链上的x Tiles提供，直接将x Tiles输出值传递到下一步计算中。 [0015] 进一步，除了X类Tiles和Y类Tiles以外，还需要两个初始化C类Tiles：c1和c2用于初始化x1、y1和z1以及连接输入和输出。

[0016] 本发明利用DNA自组装技术可以构建许多复杂的不同形状的图案，还可在纳米尺度下修饰材料的表面。随着对分子识别过程中各种作用力本质的深入了解，人们已经从制备具有特定结构和构筑基元出发来组装多维、高度有序、结构复杂具有特定功能的组装体。本发明提出的基于DNA Tile自组装的二进制全加运算模型，有三个输入端和两个输出端，运用输入瓦分别逐步实现其逻辑操作，计算的速度很快。在数字逻辑电路中，需要不同的逻辑门进行复杂的连接来完成全减逻辑功能，而分子自组装，只需要通过DNA分子在一定的生化条件下，进行组装就可以实现全加逻辑功能。这样大大地减少逻辑器件使用数目，使成本也大大地降低，更方便地投入到我们将来的实际应用中去。

附图说明

[0017] 图1是本发明实施例提供的全加器的基本结构图；

[0018] 图2是本发明实施例提供的全光异或逻辑门；

[0019] 图3是本发明实施例提供的(a)初始化C Tiles，(b)X类Tiles； [0020] 图4是本发明实施例提供的用于执行全加运算的Y类Tiles；

[0021] 图5是本发明实施例提供的全加运算的自组装过程。

具体实施方式

[0022] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0023] 本发明是一种基于DNA Tile组装模型，利用DNA算法自组装实现的全加器设计方法。

[0024] 全加运算是一个实现两个二进制数相加并求出和的组合逻辑运算单元。全加运算可以处理低位进位，并输出本位加法进位。在全加运算中，用I1和I2表示两个二进制输入，I3表示相邻低位来的进位数。输出本位和为SUM，向相邻高位进位数为CARRY。全加运算的真值表如表4-1所示。在全加运算中，若把相邻低位来的进位数也认为是输入的话，且三个输入之和是1，则逻辑SUM为1，否则为0。同时，三个输入之和需要进位时，则逻辑CARRY为1。否则为0。半加运算的逻辑表达式如下：

[0025]

[0026]

[0027] 表1 全加运算真值表

[0028]I1 I2 I3 SUM CARRY
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 0 0 1
1 1 0 0 1
1 1 1 1 1

[0029]

[0030] 逻辑SUM和逻辑CARRY的布尔逻辑功能通过异或门，与门和或门组合实现的，其基本结构如图1所示。

[0031] 从图1可以看出，逻辑SUM运算是通过两个异或门组合实现的：首先，输入值I1和I2进行异或运算： 然后，再与I3进行异或运算，即而逻辑CARRY运算则是通过一个异或门、两个与门和一个或门组合实现的：首先，输入值I1和I2进行异或运算： 接着， 与I3进行与运算；同时，输入值
I1和I2进行与运算：I1∩I2；最后，结合前两个步骤计算的逻辑值进行或运算，即：

[0032] 异或门是其核心运算单元，随着通信的发展，单信道传输速率已经逼近电子速率的极限，全光信号处理技术有望突破电子速率瓶颈，且可去除交换节点的光/电/光的转换，引起人们的广泛兴趣。全光处理技术，尤其是其中的全光逻辑门的研究非常活跃。作为全光逻辑门中的重要组成部分，全光异或门能实现诸如光标签或分组交换、门限判决、再生、光计算、随机信号发生、奇偶校验等重要功能，因而倍受关注。图2显示了全光异或逻辑门的基本结构。

[0033] 依据目前的科学技术条件，实现异或逻辑门是先让布尔逻辑 和 首先实现，然后再联合求和。在此过程中，数字信号 和 是相互独立的，因此对各种形式的逻辑能只使用一个实现全光异或逻辑元件实现。图2表示的异或逻辑门器件操作结果是从上面的半导体放大器和下面的半导体放大器获得的。如果给定A数字信号1100给B输入信号1001，将这两个信号进行和逻辑操作，将输出0101信号。

[0034] 考虑输出信号时，当信号A为逻辑0，信号B为逻辑1或当信号A为逻辑1， 信号B为逻辑0时，输出信号变为逻辑1。而当两个信号具有相同的逻辑值，换句话说，当信号A和B两者都是逻辑0或逻辑1，输出信号为逻辑0。

[0035] 执行全加运算的Tile模型如图3、4所示，三交叉螺旋抽象成矩形，Tiles之间通过粘性末端进行连接，抽象成几何形状的螺旋没有发夹结构。粘性末端抽象成三角形。分子瓦输出值和输入值分别位在矩形上下两个边上，每一个粘性末端代表一个值。这里，初始化Tile和X类Tile如图3所示。图4所示的是Y类Tile。它们一起构成了用于执行全加运算的组分Tiles集合。

[0036] 累积半加运算是由一系列的布尔逻辑输入x1，x2，x3，…，xn和一系列布尔输出变量 和 所组成。为执行全加运算，需要两种不同种类的X类Tiles，一种赋值为0，而另一种赋值为1。Tiles赋值为0或者1，在化学意义上，用限制位点PvuII(CAGCTG)表示0，用EcoR V(GATATC)表示1。输入X类Tiles如图3(b)中所示。
Tiles的值位在矩形的左上角，通过左上的粘性末端直接传递值。另外两个粘性末端用于初始化和连接输入值。

[0037] 对于全加运算，输出Y(对应于SUM运算)是由三个输入X做异或运算而得，即对于一系列的布尔逻辑输入x1，x2，x3，…，xn和一系列输出变量 和 这里， 并且当i＞1， 和X类Tiles一样，Y类Tiles也有两个值，分别为0和1。有两种途径来得到这两个结果：当三个输入之和为
1时，其运算输出结果Y为1；当三个输入之和为0时，则其运算输出结果Y为0。所以，需要有8种不同的Y类Tiles，如图4所示。Y类Tiles具有五个粘性末端，其中三个粘性末端在矩形的下部，分别代表三个输入值，而另两个粘性末端在矩形的中上和右上部，代表两个输出值：逻辑SUM值位于中上部，逻辑CARRY的值位于右上部。其中两个输出值通过粘性末端直接传递到下一个分子瓦作为输入值，参与下一步的计算。而另一个输入值靠模板链上的xTiles提供，直接将xTiles输出值传递到下一步计算中。

[0038] 除了X类Tiles和Y类Tiles以外，还需要两个初始化C类Tiles：c1和c2，如图4和图5所示，用于初始化x1、y1和z1以及连接输入和输出。

[0039] 根据所设计的三类组分DNA Tiles，图5给出了一个执行累积全加运算的实例。在图5中，最左端是由两个初始化c1、c2Tiles以及一组X类DNA Tiles所组成的组装模板。X类Tiles是输入值，图中所示的输入值为：x1＝0，x2＝1，x3＝1，x4＝0，x5＝0。两个初始化c1、c2Tiles用于固定输入并连接输入和输出。SUM运算和CARRY运算的组装是从左下方到右上方进行的。图5中所示的逻辑运算过程为：首先，由于 x1＝0，x1左上角的值0通过其互补的粘性末端向上传递，c1的右上角和中部由于和y1的左下角和中部有着互补的粘性末端，所以y1就通过c1和x1唯一地确定下来。接下来进行第二步组装，输入为 x2＝1，所进行的SUM运算为：

[0040] 所进行的CARRY运算为：

[0041] x2左上角的值1通过其互补的粘性末端向上传递，y1的右上角值0和中部的0通过其互补的粘性末端向上传递，所以y2就由y1和x2唯一地确定下来。以此类推，经过5个组装过程后，就完成了如图5所示的全加运算，其输出值为：
需要说明的是，由于X类Tiles和c1、c2Tiles的粘性末端比Y类Tiles的长，所以所设计的SUM运算的执行方向为自左下向右上进行。

[0042] 注意到整个输出瓦和模板链是两条平行的链，从左下到右上进行组装，分子瓦之间通过粘性末端连接。理论上，输出值可以传递到下一步作为输入值，并且可以进行后续的计算。当在适当的生物化学实验条件下，输出链被分离。输出信息可以利用生物实验检测到，从而判断组装的正确性。

[0043] 至此，基于DNA分子瓦进行组装的全加器，有三个输入端和两个输出端，运用输入瓦分别逐步实现其逻辑操作，计算的速度很快。在数字逻辑电路中，需要不同的逻辑门进行复杂的连接来完成全减逻辑功能，而分子自组装，只需要通过DNA分子在一定的生化条件下，进行组装就可以实现全减逻辑功能。这 样大大地减少逻辑器件使用数目，使成本也大大地降低，更方便地投入到我们将来的实际应用中去。

[0044] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。