本发明涉及稳幅电路技术领域，特别涉及一种线性可调直流稳幅电路，包括时序逻辑产生电路、采样保持电路、调整电路及调幅电路。时序逻辑产生电路分别与采样保持电路、调整电路及调幅电路连接；采样保持电路通过调整电路与所述调幅电路连接。本发明提供的线性可调直流稳幅电路，结构简单，既保证了电路幅度的稳定，又能让输出电压随着输入电压线性的变化。
1.一种线性可调直流稳幅电路，其特征在于，包括：时序逻辑产生电路、采样保持电路、调整电路及调幅电路；
所述时序逻辑产生电路分别与所述采样保持电路、调整电路及所述调幅电路连接；所述采样保持电路通过所述调整电路与所述调幅电路连接；
所述时序逻辑产生电路包括：接线端VREF1、接线端VIN、电源VCC、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一电阻R1、第二电阻R2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门N1、第二与非门N2、第三与非门N3、第四与非门N4、第一非门I1、第二非门I2、第三非门I3、第四非门I4、第五非门I5、第六非门I6、第七非门I7、第八非门I8、第九非门I9、第十非门I10、第十一非门I11、第十二非门I12、第十三非门I13、N线、P线、TN线、TP线、LRN线、LRP线、CLR线、VBN线及第一运算放大器A1；
所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的栅极均与所述采样保持电路连接；所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源极均与所述电源VCC连接；所述第一PMOS管MP1的栅极与所述第一PMOS管MP1的漏极连接；
所述第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5的栅极连接在一起并分别与所述VBN线连接；所述第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5的源极均接地；所述第一NMOS管MN1的漏极与所述第一NMOS管MN1的的栅极连接，所述第一NMOS管MN1的漏极与所述第二PMOS管MP2的漏极连接；所述第三PMOS管MP3的漏极与所述第二非门I2的电源输入端相连；所述第二NMOS管MN2的漏极与所述第二非门I2的接地输入端相连；所述第四PMOS管MP4的漏极与所述第五非门I5的电源输入端相连；所述第三NMOS管MN3的漏极与所述第五非门I5的接地输入端相连；所述第五PMOS管MP5的漏极与所述第八非门I8的电源输入端相连；所述第四NMOS管MN4的漏极与所述第八非门I8的接地输入端相连；所述第六PMOS管MP6的漏极与所述第十一非门I11的电源输入端相连；所述第五NMOS管MN5的漏极与所述第十一非门I11的接地输入端相连；
所述第一运算放大器A1的同相输入端与所述接线端VREF1相连，所述第一运算放大器A1的反相输入端通过所述第一电阻R1与所述调幅电路及所述接线端VIN连接，所述第一运算放大器A1的反相输入端通过所述第二电阻R2接地；所述第一运算放大器A1的输出端通过所述第一非门I1分别与所述第二非门I2输入端及所述第一与非门N1的一个输入端连接，所述第一与非门N1的另一个输入端与所述第二非门I2的输出端连接，所述第一与非门N1的另一个输入端还通过所述第一电容C1接地；所述第一与非门N1的输出端通过所述第三非门I3以及所述第四非门I4分别与所述第五非门I5输入端及所述第二与非门N2的一个输入端连接，所述第二与非门N2的另一个输入端与所述第五非门I5的输出端连接，所述第二与非门N2的另一个输入端还通过所述第二电容C2接地；所述第二与非门N2的输出端通过所述第六非门I6以及第七非门I7分别与所述第八非门I8输入端和所述第三与非门N3的一个输入端连接，所述第三与非门N3的另一个输入端与所述第八非门I8的输出端连接，所述第三与非门N3的另一个输入端还通过所述第三电容C3接地；所述第三与非门N3的输出端通过所述第九非门I9以及所述第十非门I10分别与所述第十一非门I11输入端及所述第四与非门N4的一个输入端连接，所述第四与非门N4的另一个输入端与所述第十一非门I11的输出端连接，所述第四与非门N4的另一个输入端还通过所述第四电容C4接地；所述第四与非门N4的输出端依次通过所述第十二非门I12、第十三非门I13与所述调整电路连接；所述P线连接在所述第三非门I3及所述第四非门I4的中间，所述N线连接在所述第四非门I4及所述第五非门I5的中间，所述CLR线连接在所述第六非门I6、第七非门I7的中间；所述LRP线连接在所述第九非门I9、第十非门I10的中间；所述LRN线连接在所述第十非门I10、第十一非门I11的中间，所述TP线连接在所述第十二非门I12、第十三非门I13的中间，所述TN线连接在所述第十三非门I13的输出端；
所述采样保持电路包括：第二运算放大器A2、第七PMOS管MP7、第八PMOS管MP8、第十一PMOS管MP11、第六NMOS管MN6、第七NMOS管MN7、第一传输门TS1、第三电阻R3、第五电容C5、第六电容C6及接线端IREF；
所述第七PMOS管MP7的栅极与所述接线端IREF连接，所述第七PMOS管MP7的源极与所述电源VCC连接；所述第七PMOS管MP7的漏极通过所述第三电阻R3与所述第十一PMOS管MP11的源极连接，所述第七PMOS管MP7的漏极还与所述第八PMOS管MP8的源极连接；
所述第十一PMOS管MP11的栅极与所述调幅电路连接，所述第十一PMOS管MP11的漏极接地；所述第八PMOS管MP8的栅极与所述第八PMOS管MP8的漏极连接，所述第八PMOS管MP8的栅极与所述第六NMOS管MN6的漏极连接，所述第八PMOS管MP8的漏极与所述第二运算放大器A2的同相输入端连接；所述第六NMOS管MN6的栅极与所述CLR线连接，所述第六NMOS管MN6的源极与所述第七NMOS管MN7的漏极连接，所述第七NMOS管MN7的栅极与所述VBN线连接，所述第七NMOS管MN7的栅极与所述调整电路连接，所述第七NMOS管MN7的源极接地；所述第二运算放大器A2的反相输入端与所述第二运算放大器A2的输出端连接，所述第二运算放大器A2的同相输入端通过所述第五电容C5接地；所述第二运算放大器A2的输出端一方面通过所述第一传输门TS1与所述调整电路连接，另一方面依次通过所述第一传输门TS1、第六电容C6接地；所述第一传输门TS1的NC端与所述N线连接，所述第一传输门TS1的C端与所述P线连接；
所述调整电路包括：第九PMOS管MP9、第十PMOS管MP10、第十二PMOS管MP12、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第三运算放大器A3、第四运算放大器A4、第五运算放大器A5、第七运算放大器A7、第七电容C7、第八NMOS管MN8、第二传输门TS2、第三传输门TS3、第四传输门TS4、第十四非门I14、第十五非门I15、第五与非门N5及接线端Ve；
所述第九PMOS管MP9的栅极及第十PMOS管MP10的栅极分别与所述接线端IREF连接；
所述第九PMOS管MP9的源极及所述第十PMOS管MP10的源极分别与所述电源VCC连接；所述第九PMOS管MP9的漏极依次通过所述第四电阻R4、第五电阻R5、第六电阻R6及第七电阻R7与所述第十二PMOS管MP12的源极连接；所述第十二PMOS管MP12的栅极与所述接线端Ve连接，所述第十二PMOS管MP12的漏极接地；所述第三运算放大器A3的同相输入端连接在所述第五电阻R5及所述六电阻R6之间，所述第三运算放大器A3的反相输入端与所述第一传输门TS1的输出端连接，所述第三运算放大器A3的反相输入端与所述第四运算放大器A4的反相输入端及所述第五运算放大器A5的同相输入端连接；所述第四运算放大器A4的同相输入端连接在所述第四电阻R4及所述第五电阻R5之间；所述第五运算放大器A5的反相输入端连接在所述第六电阻R6及所述第七电阻R7之间；所述第三运算放大器A3的输出端与所述第十五非门I15的输入端连接；所述第四运算放大器A4的输出端与所述第五与非门N5的一个输入端连接，所述第五运算放大器A5的输出端与所述第五与非门N5的另一个输入端连接，所述第五与非门N5的输出端一方面通过所述第十四非门I14与所述第三传输门TS3的NC端连接，另一方面与所述第三传输门TS3的C端连接；
所述第十PMOS管MP10的漏极与所述第十五非门I15的电源输入端连接，所述第十五非门I15的输出端与所述第三传输门TS3的输入端连接；所述第八NMOS管MN8的栅极与所述VBN线连接，所述第八NMOS管MN8的源极接地，所述第八NMOS管MN8的漏极接所述第十五非门I15的地输入端；所述第三传输门TS3的输入端与所述第二传输门TS2的输入端连接；所述第二传输门TS2的C端与所述TP线连接，所述第二传输门TS2的NC端与所述TN线连接，所述第二传输门TS2的输出端与所述第四传输门TS4的输出端连接；所述第四传输门TS4的输入端与所述第三传输门TS3的输出端连接，所述第四传输门TS4的C端与所述LRP线连接，所述第四传输门TS4的NC端与所述LRN线连接；所述第四传输门TS4的输出端通过所述第八电阻R8与所述第七运算放大器A7的同相输入端连接，所述第四传输门TS4的输出端通过所述第八电阻R8及所述第七电容C7接地；所述第七运算放大器A7的输出端与所述第七运算放大器A7的反相输入端连接，所述第七运算放大器A7的输出端与所述调幅电路连接；
所述调幅电路包括：接线端VOUT、第九NMOS管MN9及第九电阻R9；
所述第九NMOS管MN9的栅极与所述第七运算放大器A7的输出端连接，所述第九NMOS管MN9的漏极通过所述第九电阻R9与所述接线端VIN连接，所述第九NMOS管MN9的漏极与所述接线端VOUT连接；所述第九NMOS管MN9的源极接地。
一种线性可调直流稳幅电路
技术领域
[0001] 本发明涉及稳幅电路技术领域，特别涉及一种线性可调直流稳幅电路。
背景技术
[0002] 在AC/DC变换中，功率因素是一个非常重要的指标。因此，需要使用功率因素校正电路PFC，PFC技术包括无源PFC及有源PFC两种。无源PFC方案的体积较大，需要增加额外的元件来更好地改变电流波形，能够达到约0.8或更高的功率因数，其主要应用于小于5W至40W的较低功率应用中。有源PFC通常是作为一个专门的电源转换段增加到电路中来改变输入电流波形。有源PFC通常提供升压，交流100至277Vac的宽输入范围下，PFC输出电压范围达直流450至480Vdc。如果恰当地设计PFC段，可以提供91％到95％的高能效。有源PFC技术对功率因数的提高作用显著，可以实现接近于1的高功率因数。有源PFC技术一出现，便引起了广大工程人员和学者的关注，经过多年的研究发展，已经出现了许多成熟的有源PFC电路，如按电流模式分类，可将有源PFC电路分为连续导电模式(CCM)、断续导电模式(DCM)和临界导电断续模式(BCM或TM)三类。无论进行何种主动PFC校正模式，在电路运行时，总需要一个峰值稳定，幅度随输入电压变化而变化的电压基准源。若该电路应用于AC/DC中，则输入电压经整流桥，得到电压波形为311|sin100πt|，因此，经过电阻分压再送入直流稳幅电路后，得到的电压波形应为A|sin100πt|。对于A|sin100πt|的获得方法，一种经典的方法是串联的电阻结构。该电路由有限个电阻串联而成，输出由靠近电源的串联节点中引出。串联电阻网络中的每一个电阻都有一个对应的MOS短路开关，当开关MOS通导时，这段电阻处于短路状态，而当开关MOS截止时，这段电阻发挥正常的功能。
由分压定理可知，输出电压与连接该节点的电阻比例有关。该电路的工作原理如下：首先，从外部电路引入最大峰值为5V的正弦的参考电压，然后送入串联电阻的结构，在输出电压中，有两路电压比较器，当输出电压在这两个幅度之间时，两路比较器无任何动作，当输出电压高于设定电压时，窗口比较器动作，短路某一个电阻。而当输出电压低于阈值时，则关短某一开关，使对应的电阻串入电路。如此循环，直到输出电压达到预定的峰值为止，这种电路的结构过于复杂，精度较低。
发明内容
[0003] 本发明所要解决的技术问题是提供一种结构简单、精度较高的线性可调直流稳幅电路。
[0004] 为解决上述技术问题，本发明提供了一种线性可调直流稳幅电路，包括：时序逻辑产生电路、采样保持电路、调整电路及调幅电路。所述时序逻辑产生电路分别与所述采样保持电路、调整电路及所述调幅电路连接；所述采样保持电路通过所述调整电路与所述调幅电路连接。
[0005] 所述时序逻辑产生电路包括：接线端VREF1、接线端VIN、电源VCC、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一电阻R1、第二电阻R2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门N1、第二与非门N2、第三与非门N3、第四与非门N4、第一非门I1、第二非门I2、第三非门I3、第四非门I4、第五非门I5、第六非门I6、第七非门I7、第八非门I8、第九非门I9、第十非门I10、第十一非门I11、第十二非门I12、第十三非门I13、N线、P线、TN线、TP线、LRN线、LRP线、CLR线、VBN线及第一运算放大器A1。所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的栅极均与所述采样保持电路连接；所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源极均与所述电源VCC连接；所述第一PMOS管MP1的栅极与所述第一PMOS管MP1的漏极连接。所述第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5的栅极连接在一起并分别与所述VBN线连接；所述第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5的源极均接地；所述第一NMOS管MN1的漏极与所述第一NMOS管MN1的的栅极连接，所述第一NMOS管MN1的漏极与所述第二PMOS管MP2的漏极连接；所述第三PMOS管MP3的漏极与所述第二非门I2的电源输入端相连；所述第二NMOS管MN2的漏极与所述第二非门I2的接地输入端相连；所述第四PMOS管MP4的漏极与所述第五非门I5的电源输入端相连；所述第三NMOS管MN3的漏极与所述第五非门I5的接地输入端相连；所述第五PMOS管MP5的漏极与所述第八非门I8的电源输入端相连；所述第四NMOS管MN4的漏极与所述第八非门I8的接地输入端相连；所述第六PMOS管MP6的漏极与所述第十一非门I11的电源输入端相连；所述第五NMOS管MN5的漏极与所述第十一非门I11的接地输入端相连。所述第一运算放大器A1的同相输入端与所述接线端VREF1相连，所述第一运算放大器A1的反相输入端通过所述第一电阻R1与所述调幅电路及所述接线端VIN连接，所述第一运算放大器A1的反相输入端通过所述第二电阻R2接地；所述第一运算放大器A1的输出端通过所述第一非门I1分别与所述第二非门I2输入端及所述第一与非门N1的一个输入端连接，所述第一与非门N1的另一个输入端与所述第二非门I2的输出端连接，所述第一与非门N1的另一个输入端还通过所述第一电容C1接地；所述第一与非门N1的输出端通过所述第三非门I3以及所述第四非门I4分别与所述第五非门I5输入端及所述第二与非门N2的一个输入端连接，所述第二与非门N2的另一个输入端与所述第五非门I5的输出端连接，所述第二与非门N2的另一个输入端还通过所述第二电容C2接地；所述第二与非门N2的输出端通过所述第六非门I6以及第七非门I7分别与所述第八非门I8输入端和所述第三与非门N3的一个输入端连接，所述第三与非门N3的另一个输入端与所述第八非门I8的输出端连接，所述第三与非门N3的另一个输入端还通过所述第三电容C3接地；所述第三与非门N3的输出端通过所述第九非门I9以及所述第十非门I10分别与所述第十一非门I11输入端及所述第四与非门N4的一个输入端连接，所述第四与非门N4的另一个输入端与所述第十一非门I11的输出端连接，所述第四与非门N4的另一个输入端还通过所述第四电容C4接地；所述第四与非门N4的输出端依次通过所述第十二非门I12、第十三非门I13与所述调整电路连接；所述P线连接在所述第三非门I3及所述第四非门I4的中间，所述N线连接在所述第四非门I4及所述第五非门I5的中间，所述CLR线连接在所述第六非门I6、第七非门I7的中间；所述LRP线连接在所述第九非门I9、第十非门I10的中间；所述LRN线连接在所述第十非门I10、第十一非门I11的中间，所述TP线连接在所述第十二非门I12、第十三非门I13的中间，所述TN线连接在所述第十三非门I13的输出端。
[0006] 所述采样保持电路包括：第二运算放大器A2、第七PMOS管MP7、第八PMOS管MP8、十一PMOS管MP11、第六NMOS管MN6、第七NMOS管MN7、第一传输门TS1、第三电阻R3、第五电容C5、第六电容C6及接线端IREF。所述第七PMOS管MP7的栅极与所述接线端IREF连接，所述第七PMOS管MP7的源极与所述电源VCC连接；所述第七PMOS管MP7的漏极通过所述第三电阻R3与所述第十一PMOS管MP11的源极连接，所述第七PMOS管MP7的漏极还与所述第八PMOS管MP8的源极连接；所述第十一PMOS管MP11的栅极与所述调幅电路连接，所述第十一PMOS管MP11的漏极接地；所述第八PMOS管MP8的栅极与所述第八PMOS管MP8的漏极连接，所述第八PMOS管MP8的栅极与所述第六NMOS管MN6的漏极连接，所述第八PMOS管MP8的漏极与所述第二运算放大器A2的同相输入端连接。所述第六NMOS管MN6的栅极与所述CLR线连接，所述第六NMOS管MN6的源极与所述第七NMOS管MN7的漏极连接，所述第七NMOS管MN7的栅极与所述VBN线连接，所述第七NMOS管MN7的栅极与所述调整电路连接，所述第七NMOS管MN7的源极接地；所述第二运算放大器A2的反相输入端与所述第二运算放大器A2的输出端连接，所述第二运算放大器A2的同相输入端通过所述第五电容C5接地；所述第二运算放大器A2的输出端一方面通过所述第一传输门TS1与所述调整电路连接，另一方面依次通过所述第一传输门TS1、第六电容C6接地；所述第一传输门TS1的NC端与所述N线连接，所述第一传输门TS1的C端与所述P线连接。
[0007] 所述调整电路包括：第九PMOS管MP9、第十PMOS管MP10、第十二PMOS管MP12、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第三运算放大器A3、第四运算放大器A4、第五运算放大器A5、第七运算放大器A7、第七电容C7、第八NMOS管MN8、第二传输门TS2、第三传输门TS3、第四传输门TS4、第十四非门I14、第十五非门I15、第五与非门N5及接线端Ve。所述第九PMOS管MP9的栅极及第十PMOS管MP10的栅极分别与所述接线端IREF连接；所述第九PMOS管MP9的源极及第十PMOS管MP10的源极分别与所述电源VCC连接；所述第九PMOS管MP9的漏极依次通过所述第四电阻R4、第五电阻R5、第六电阻R6及第七电阻R7与所述第十二PMOS管MP12的源极连接；所述第十二PMOS管MP12的栅极与所述接线端Ve连接，所述第十二PMOS管MP12的漏极接地；所述第三运算放大器A3的同相输入端连接在所述第五电阻R5及所述六电阻R6之间，所述第三运算放大器A3的反相输入端与所述第一传输门TS1的输出端连接，所述第三运算放大器A3的反相输入端与所述第四运算放大器A4的反相输入端及所述第五运算放大器A5的同相输入端连接；所述第四运算放大器A4的同相输入端连接在所述第四电阻R4及所述第五电阻R5之间；所述第五运算放大器A5的反相输入端连接在所述第六电阻R6及所述第七电阻R7之间；所述第三运算放大器A3的输出端与所述第十五非门I15的输入端连接；所述第四运算放大器A4的输出端与所述第五与非门N5的一个输入端连接，所述第五运算放大器A5的输出端与所述第五与非门N5的另一个输入端连接，所述第五与非门N5的输出端一方面通过所述第十四非门I14与所述第三传输门TS3的NC端连接，另一方面与所述第三传输门TS3的C端连接。所述第十PMOS管MP10的漏极与所述第十五非门I15的电源输入端连接，所述第十五非门I15的输出端与所述第三传输门TS3的输入端连接；所述第八NMOS管MN8的栅极与所述VBN线连接，所述第八NMOS管MN8的源极接地，所述第八NMOS管MN8的漏极接所述第十五非门I15的地输入端；所述第三传输门TS3的输入端与所述第二传输门TS2的输入端连接；所述第二传输门TS2的C端与所述TP线连接，所述第二传输门TS2的NC端与所述TN线连接，所述第二传输门TS2的输出端与所述第四传输门TS4的输出端连接；所述第四传输门TS4的输入端与所述第三传输门TS3的输出端连接，所述第四传输门TS4的C端与所述LRP线连接，所述第四传输门TS4的NC端与所述LPN线连接；所述第四传输门TS4的输出端通过所述第八电阻R8与所述第七运算放大器A7的同相输入端连接，所述第四传输门TS4的输出端通过所述第八电阻R8及所述第七电容C7接地；所述第七运算放大器A7的输出端与所述第七运算放大器A7的反相输入端连接，所述第七运算放大器A7的输出端与所述调幅电路连接。
[0008] 所述调幅电路包括：接线端VOUT、第九NMOS管MN9及第九电阻R9。所述第九NMOS管MN9的栅极与所述第七运算放大器A7的输出端连接，所述第九NMOS管MN9的漏极通过所述第九电阻R9与所述接线端VIN连接，所述第九NMOS管MN9的漏极与所述接线端VOUT连接；所述第九NMOS管MN9的源极接地。
[0009] 本发明提供的线性可调直流稳幅电路，能有效地提高电路的稳幅精度，同时，对于更大电压的波动范围，也能提供较好的稳幅性能，而且失真度低。同时，电路结构简单，对于工艺失配的忍耐度高，具有较高的稳定性。
附图说明
[0010] 图1为本发明实施例提供的线性可调直流稳幅电路的电路图。
具体实施方式
[0011] 参见图1，本发明实施例提供了一种线性可调直流稳幅电路，包括时序逻辑产生电路、采样保持电路、调整电路及调幅电路。时序逻辑产生电路分别与采样保持电路、调整电路及调幅电路连接；采样保持电路通过调整电路与调幅电路连接。下面对本发明实施例提供的线性可调直流稳幅电路的结构进行详细介绍：
[0012] 参见图1，时序逻辑产生电路包括：接线端VREF1、接线端VIN、电源VCC、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一电阻R1、第二电阻R2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门N1、第二与非门N2、第三与非门N3、第四与非门N4、第一非门I1、第二非门I2、第三非门I3、第四非门I4、第五非门I5、第六非门I6、第七非门I7、第八非门I8、第九非门I9、第十非门I10、第十一非门I11、第十二非门I12、第十三非门I13、N线、P线、TN线、TP线、LRN线、LRP线、CLR线、VBN线及第一运算放大器A1。采样保持电路包括：第二运算放大器A2、第七PMOS管MP7、第八PMOS管MP8、第十一PMOS管MP11、第六NMOS管MN6、第七NMOS管MN7、第一传输门TS1、第三电阻R3、第五电容C5、第六电容C6及接线端IREF。调整电路包括：第九PMOS管MP9、第十PMOS管MP10、第十二PMOS管MP12、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第三运算放大器A3、第四运算放大器A4、第五运算放大器A5、第七运算放大器A7、第七电容C7、第八NMOS管MN8、第二传输门TS2、第三传输门TS3、第四传输门TS4、第十四非门I14、第十五非门I15、第五与非门N5。调幅电路包括：接线端VOUT、第九NMOS管MN9及第九电阻R9。
[0013] 参见图1，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5及第六PMOS管MP6的栅极均与第七PMOS管MP7的栅极连接。第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5及第六PMOS管MP6的源极均与电源VCC连接；第一PMOS管MP1的栅极与第一PMOS管MP1的漏极连接。第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3，第四NMOS管MN4、第五NMOS管MN5的栅极连接在一起并分别与VBN线连接。第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5的源极均接地。第一NMOS管MN1的漏极一方面与自身的栅极连接，另一方面与第二PMOS管MP2的漏极连接；第三PMOS管MP3的漏极与第二非门I2电源输入端相连；第二NMOS管MN2的漏极与第二非门I2的接地输入端相连；第四PMOS管MP4的漏极与第五非门I5的电源输入端相连；第三NMOS管MN3的漏极与第五非门I5的接地输入端相连。第五PMOS管MP5的漏极与第八非门I8的电源输入端相连；第四NMOS管MN4的漏极与第八非门I8的接地输入端相连；第六PMOS管MP6的漏极与第十一非门I11的电源输入端相连；第五NMOS管MN5的漏极与第十一非门I11的接地输入端相连。
第一运算放大器A1的同相输入端与接线端VREF1相连，第一运算放大器A1的反相输入端依次通过第一电阻R1、第九电阻R9与第九NMOS管MN9的漏极连接；第一运算放大器A1的反相输入端通过第一电阻R1与接线端VIN连接；第一运算放大器A1的反相输入端通过第二电阻R2接地。第一运算放大器A1的输出端通过第一非门I1分别与第二非门I2输入端及第一与非门N1的一个输入端连接，第一与非门N1的另一个输入端一方面与第二非门I2的输出端连接，另一方面通过第一电容C1接地；第一与非门N1的输出端通过第三非门I3以及第四非门I4分别与第五非门I5输入端及第二与非门N2的一个输入端连接，第二与非门N2的另一个输入端一方面与第五非门I5的输出端连接，另一方面通过第二电容C2接地。第二与非门N2的输出端通过第六非门I6以及第七非门I7分别与第八非门I8输入端和第三与非门N3的一个输入端连接，第三与非门N3的另一个输入端一方面与第八非门I8的输出端连接，另一方面通过第三电容C3接地。第三与非门N3的输出端通过第九非门I9以及第十非门I10分别与第十一非门I11输入端及第四与非门N4的一个输入端连接，第四与非门N4的另一个输入端一方面与第十一非门I11的输出端连接，另一方面通过第四电容C4接地。第四与非门N4的输出端依次通过第十二非门I12、第十三非门I13与TN线连接；
P线连接在第三非门I3及第四非门I4的中间，N线连接在第四非门I4及第五非门I5的中间，CLR线连接在第六非门I6、第七非门I7的中间。LRP线连接在第九非门I9、第十非门I10的中间。LRN线连接在第十非门I10、第十一非门I11的中间，TP线连接在第十二非门I12、第十三非门I13的中间，TN线连接在第十三非门I13的输出端。
[0014] 第七PMOS管MP7的栅极与接线端IREF连接，第七PMOS管MP7的源极与电源VCC连接。第七PMOS管MP7的漏极一方面通过第三电阻R3与第十一PMOS管MP11的源极连接，另一方面与第八PMOS管MP8的源极连接；第十一PMOS管MP11的栅极与接线端VOUT连接，第十一PMOS管MP11的漏极接地。第八PMOS管MP8的栅极一方面与自身的漏极连接，另一方面与第六NMOS管MN6的漏极连接，第八PMOS管MP8的漏极与第二运算放大器A2的同相输入端连接；第六NMOS管MN6的栅极与CLR线连接，第六NMOS管MN6的源极与第七NMOS管MN7的漏极连接。第七NMOS管MN7的栅极一方面与VBN线连接，另一方面与第八NMOS管MN8栅极连接，第七NMOS管MN7的源极接地。第二运算放大器A2的反相输入端与输出端连接，第二运算放大器A2的同相输入端通过第五电容C5接地。第二运算放大器A2的输出端一方面通过第一传输门TS1与第三运算放大器A3的反相输入端连接，另一方面依次通过第一传输门TS1、第六电容C6接地；第一传输门TS1的NC端与N线连接，第一传输门TS1的C端与P线连接。
[0015] 第九PMOS管MP9、第十PMOS管MP10的栅极分别与接线端IREF连接；第九PMOS管MP9、第十PMOS管MP10的源极分别与电源VCC连接。第九PMOS管MP9的漏极依次通过第四电阻R4、第五电阻R5、第六电阻R6及第七电阻R7与第十二PMOS管MP12的源极连接；第十二PMOS管MP12的栅极与接线端Ve连接，第十二PMOS管MP12的漏极接地。第三运算放大器A3的同相输入端连接在第五电阻R5及六电阻R6之间，第三运算放大器A3的反相输入端一方面与第一传输门TS1的输出端连接，另一方面与第四运算放大器A4的反相输入端及第五运算放大器A5的同相输入端连接。第四运算放大器A4的同相输入端连接在第四电阻R4及第五电阻R5之间。第五运算放大器A5的反相输入端连接在第六电阻R6及第七电阻R7之间。第三运算放大器A3的输出端与第十五非门I15的输入端连接。第四运算放大器A4的输出端与第五与非门N5的一个输入端连接，第五运算放大器A5的输出端与第五与非门N5的另一个输入端连接，第五与非门N5的输出端一方面通过第十四非门I14与第三传输门TS3的NC端连接，另一方面与第三传输门TS3的C端连接。第十PMOS管MP10的漏极与第十五非门I15的电源输入端连接，第十五非门I15的输出端与第三传输门TS3的输入端连接；第八NMOS管MN8的栅极与VBN线连接，第八NMOS管MN8的源极接地，第八NMOS管MN8的漏极接第十五非门I15的地输入端。第三传输门TS3的输入端与第二传输门TS2的输入端连接；第二传输门TS2的C端与TP线连接、第二传输门TS2的NC端与TN线连接，第二传输门TS2的输出端与第四传输门TS4的输出端连接第四传输门TS4的输入端与第三传输门TS3的输出端连接，第四传输门TS4的C端与LRP线连接，第四传输门TS4的NC端与LRN线连接；第四传输门TS4的输出端通过第八电阻R8一方面与第七运算放大器A7的同相输入端连接，另一方面通过第八电阻R8及第七电容C7接地；第七运算放大器A7的输出端一方面与自身的反相输入端连接，另一方面与第九NMOS管MN9的栅极连接。第九NMOS管MN9的漏极一方面通过第九电阻R9与接线端VIN连接，另一方面与接线端VOUT连接；第九NMOS管MN9的源极接地。
[0016] 本发明实施例提供的线性可调直流稳幅电路，其工作原理如下：参见图1，时序逻辑产生电路跟随着输入电压VIN产生一系列延时的脉冲，并将它送入采样保持电路与调整电路。采样保持电路根据脉冲信号采集每一个周期的输出电压VOUT的峰值Vc，并将其送入调整电路中。调整电路根据设定的峰值电压Ve与设定的上限电压与下限电压，在时序脉冲的控制下，对输出控制电压进行步进调整，得到输出控制电压，并将输出控制电压送入调幅电路。调幅电路中的第十一NMOS管NM11的等效电阻随控制电压的变化而变化，通过不断地改变自身的等效电阻，使分压比发生变化，从而步进调整输出电压。经过约若干个个周期，输出电压的峰值稳定Vc在设定的电压峰值Ve左右。若某一时刻，输入电压的峰值发生变化，整个系统再次按照上述的步骤进行调节，直到输出电压的峰值Vc稳定在设定的电压峰值Ve附近为止，这样就既保证了幅度的稳定，又能让输出电压随着输入电压线性的变化。
[0017] 本发明实施例具有以下有益效果：
[0018] 1、由于调幅电路中通过改变第九NMOS管MN9来调整分压比，而NMOS管的等效电阻又通过调整栅极电压来实现，因此，理论上可以将第九NMOS管MN9的电阻调整到很高的精度。从而能有效地提高电路的稳幅精度，同时，对于更大电压的波动范围，也能提供较好的稳幅性能，而且失真度低。
[0019] 2、由于电路中的大部分元器件使用了数字逻辑单元，因此，具有结构简单，对于工艺失配的忍耐度高，具有很强的稳定性。
[0020] 3、电路的版图面积小，适合推广等特点。
[0021] 最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领与的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
