一种移位寄存器单元及栅极驱动电路

摘要

本发明提供了一种移位寄存器单元及栅极驱动电路，用于抑制由于阈值电压漂移和对输出端子拉低存在间隙所导致的输出错误，提高移位寄存器单元的稳定性。所述移位寄存器单元中，下拉驱动模块连接第一时钟信号输入端和第二时钟信号输入端，用于响应第一时钟信号，将第一时钟信号提供给第一下拉节点，响应于第二时钟信号，将所述第二时钟信号提供给第二下拉节点；响应于上拉节点的电压信号，将第一低电压信号提供给第一下拉节点和第二下拉节点；响应于第一下拉节点的电压信号，将第一低电压信号提供给第二下拉节点；以及响应于第二下拉节点的电压信号，将第一低电压信号提供给第一下拉节点。

权利要求

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括输入模块、第一输出模块、下拉驱动模块、下拉模块和第一输出放电模块；其中，所述输入模块，连接该移位寄存器单元的输入信号端和第一时钟信号输入端，用于响应输入信号和第一时钟信号，将输入信号提供给上拉节点，所述上拉节点为所述输入模块与所述第一输出模块的连接点；

所述第一输出模块，连接第二时钟信号输入端，用于响应所述上拉节点的电压信号，将第二时钟信号提供给该移位寄存器单元的第一输出端子；

所述下拉驱动模块，连接第一时钟信号输入端和第二时钟信号输入端，用于响应第一时钟信号，将所述第一时钟信号提供给第一下拉节点，响应于第二时钟信号，将所述第二时钟信号提供给第二下拉节点；响应于上拉节点的电压信号，将第一低电压信号提供给第一下拉节点和第二下拉节点；响应于第一下拉节点的电压信号，将第一低电压信号提供给第二下拉节点；以及响应于第二下拉节点的电压信号，将第一低电压信号提供给第一下拉节点；其中，所述第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下模块的连接点；

所述下拉模块，用于响应第一下拉节点和第二下拉节点的电压信号，将第一低电压信号提供给上拉节点；

所述第一输出放电单元，用于响应第一下拉节点和第二下拉节点的电压信号，将第二低电压信号提供给该移位寄存器单元的第一输出端子；

其中，所述第一低电压信号小于或等于第二低电压信号；

所述移位寄存器单元还包括第二输出模块，所述第二输出模块连接第二时钟信号输入端，用于响应所述上拉节点的电压信号，将第二时钟信号提供给该移位寄存器单元的第二输出端子，为上一级移位寄存器单元提供复位信号。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：第一薄膜晶体管，其栅极与源极同时连接该移位寄存器单元的输入信号端，漏极连接第二薄膜晶体管的源极；

第二薄膜晶体管，其栅极连接第一时钟信号，漏极连接上拉节点。

3.如权利要求1所述移位寄存器单元，其特征在于，所述第一输出模块包括：第三薄膜晶体管，其栅极连接上拉节点，漏极连接第二时钟信号输入端，源极连接第一输出端子；

电容，连接在上拉节点与第一输出端子之间。

4.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉驱动模块包括：第四薄膜晶体管，其栅极和漏极同时连接第一时钟信号输入端，源极连接第一下拉节点；

第五薄膜晶体管，其栅极和源极同时连接第二时钟信号输入端，漏极连接第二下拉节点；

第六薄膜晶体管，其栅极连接上拉节点，漏极连接第一下拉节点，源极连接第七薄膜晶体管的漏极；

第七薄膜晶体管，其栅极连接上拉节点，源极连接第一低电压信号输入端；

第八薄膜晶体管，其栅极连接上拉节点，漏极连接第二下拉节点，源极连接第九薄膜晶体管的漏极；

第九薄膜晶体管，其栅极连接上拉节点，源极连接第一低电压信号输入端；

第十薄膜晶体管，其栅极连接第二下拉节点，漏极连接第一下拉节点，源极连接第一低电压信号输入端；

第十一薄膜晶体管，其栅极连接第一下拉节点，源极连接第二下拉节点，漏极连接第一低电压信号输入端。

5.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：第十二薄膜晶体管，其栅极连接第一下拉节点，源极连接上拉节点，漏极连接第十三薄膜晶体管的漏极；

第十三薄膜晶体管，其栅极连接第一下拉节点，漏极连接第一低电压信号输入端；

第十四薄膜晶体管，其栅极连接第二下拉节点，源极连接上拉节点，漏极连接第十五薄膜晶体管的源极；

第十五薄膜晶体管，其栅极连接第二下拉节点，漏极连接第一低电压信号输入端。

6.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输出放电模块包括：第十六薄膜晶体管，其栅极连接第一下拉节点，漏极连接第一输出端子，源极连接第二低电压信号输入端；

第十七薄膜晶体管，其栅极连接第二下拉节点，漏极连接第一输出端子，源极连接第二低电压信号输入端。

7.如权利要求1所述的移位寄存器单元，其特征在于，所述第二输出模块包括：第十八薄膜晶体管，其栅极连接上拉节点，漏极连接第二时钟信号输入端，源极连接第二输出端子。

8.如权利要求7所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二输出放电模块，用于响应第一下拉节点和第二下拉节点的电压信号，将第二低电压信号提供给第二输出端子。

9.如权利要求8所述的移位寄存器单元，其特征在于，所述第二输出放电模块包括：第十九薄膜晶体管，其栅极连接第一下拉节点，漏极连接第二输出端子，源极连接第二低电压信号输入端；

第二十薄膜晶体管，其栅极连接第二下拉节点，漏极连接第二输出端子，源极连接第二低电压信号输入端。

10.如权利要求1所述所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第三输出模块，所述第三输出模块连接第二时钟信号输入端，用于响应所述上拉节点的电压信号，将第二时钟信号提供给第三输出端子，为下一级移位寄存器单元提供起始信号。

11.如权利要求10所述所述的移位寄存器单元，其特征在于，所述第三输出模块包括：第二十一薄膜晶体管，其栅极连接上拉节点，漏极连接第二时钟信号输入端，源极连接第三输出端子。

12.如权利要求11所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第三输出放电模块，用于响应第一下拉节点和第二下拉节点的电压信号，将第一低电压信号提供给第三输出端子。

13.如权利要求12所述的移位寄存器单元，其特征在于，所述第三输出放电模块包括：第二十二薄膜晶体管，其栅极连接第一下拉节点，漏极连接第三输出端子，源极连接第一低电压信号输入端；

第二十三薄膜晶体管，其栅极连接第二下拉节点，漏极连接第三输出端子，源极连接第一低电压信号输入端。

14.如权利要求10所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括反馈模块，响应于第三输出端子的电压信号，将第二输出端子的电压信号提供给输入模块和下拉模块。

15.如权利要求10所述的移位寄存器单元，其特征在于，所述反馈模块包括：第二十四薄膜晶体管，其栅极连接第三输出端子，漏极同时连接第二薄膜晶体管的源极、第十二薄膜晶体管的漏极和第十四薄膜晶体管的漏极，源极连接第二输出端子。

16.一种栅极驱动电路，包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入信号端连接该栅极驱动电路的起始信号端，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的任一输出端子；最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的任一输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端；

除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的任一输出端子，复位信号端连接下一级移位寄存器单元的任一输出端子；

其特征在于，所有级联的移位寄存器单元均为如权利要求1～15任一权利要求所述的移位寄存器单元。

说明书

一种移位寄存器单元及栅极驱动电路

技术领域

[0001] 本发明涉及液晶显示技术领域，尤其涉及一种移位寄存器单元及栅极驱动电路。

背景技术

[0002] 薄膜晶体管液晶显示器（TFT-LCD）驱动器主要包括栅极驱动电路和数据驱动电路，其中，栅极驱动电路将输入的时钟信号通过移位寄存器单元转换后加在液晶显示面板的栅线上，栅极驱动电路可以与TFT形成具有相同工艺并与TFT一起同时形成在LCD面板上。栅极驱动电路包括具有多级的移位寄存器单元，每级均连接到相应的栅极线以输出栅极驱动信号。栅极驱动电路的各级彼此相连，起始信号输入至各级中的第一级并顺序的将栅极驱动信号输出至栅极线，其中当前级的输入端连接到上一级的输出端，并且下一级的输出端连接到当前级的控制端。

[0003] 在LCD面板设置上述结构的栅极驱动电路，目前栅极驱动电路设计中，一般通过设置下拉节点将非输出行的输出端子的电位拉低，但是，如果下拉节点长期处于直流高电平工作状态，可能会导致相关的薄膜晶体管的阈值电压发生漂移，影响降噪效果；如果下拉节点的电压信号为交流信号，虽然可以降低阈值漂移造成的影响，但是交流信号在进行拉低时存在间隙，可能会发生输出错误，进而产生读写错误。

发明内容

[0004] 本发明实施例提供了一种移位寄存器单元及栅极驱动电路，用于抑制由于阈值电压漂移和对输出端子拉低存在间隙所导致的输出错误，提高移位寄存器单元的稳定性。

[0005] 本发明实施例提供的一种移位寄存器单元，所述移位寄存器单元包括输入模块、第一输出模块、下拉驱动模块、下拉模块和第一输出放电模块；其中，

[0006] 所述输入模块，连接该移位寄存器单元的输入信号端和第一时钟信号输入端，用于响应输入信号和第一时钟信号，将输入信号提供给上拉节点，所述上拉节点为所述输入模块与所述第一输出模块的连接点；

[0007] 所述第一输出模块，连接第二时钟信号输入端，用于响应所述上拉节点的电压信号，将第二时钟信号提供给第一输出端子；

[0008] 所述下拉驱动模块，连接第一时钟信号输入端和第二时钟信号输入端，用于响应第一时钟信号，将所述第一时钟信号提供给第一下拉节点，响应于第二时钟信号，将所述第二时钟信号提供给第二下拉节点；响应于上拉节点的电压信号，将第一低电压信号提供给第一下拉节点和第二下拉节点；响应于第一下拉节点的电压信号，将第一低电压信号提供给第二下拉节点；以及响应于第二下拉节点的电压信号，将第一低电压信号提供给第一下拉节点；其中，所述第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下模块的连接点；

[0009] 所述下拉模块，用于响应第一下拉节点和第二下拉节点的电压信号，将第一低电压信号提供给上拉节点；

[0010] 所述第一输出放电单元，用于响应第一下拉节点和第二下拉节点的电压信号，将第二低电压信号提供给该移位寄存器单元的第一输出端子；

[0011] 其中，所述第一低电压信号小于或等于第二低电压信号。

[0012] 所述移位寄存器单元中，下拉驱动模块连接第一时钟信号输入端和第二时钟信号输入端，用于响应第一时钟信号，将所述第一时钟信号提供给第一下拉节点，响应于第二时钟信号，将所述第二时钟信号提供给第二下拉节点；响应于上拉节点的电压信号，将第一低电压信号提供给第一下拉节点和第二下拉节点；响应于第一下拉节点的电压信号，将第一低电压信号提供给第二下拉节点；以及响应于第二下拉节点的电压信号，将第一低电压信号提供给第一下拉节点；其中，所述第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下模块的连接点；在非输出阶段，所述第一下拉节点和第二节点的电压信号均为交流信号有效抑制了由元件自身的阈值电压的漂移导致的错误输出，提高了降噪效果，同时，所述第一下拉节点和第二节点的电压信号互补，使得在非输出阶段第一输出放电模块始终对第一输出端子进行放电，克服了由于对第一输出端子拉低存在间隙所导致的输出错误。

[0013] 较佳的，所述输入模块包括：

[0014] 第一薄膜晶体管，其栅极与源极同时连接该移位寄存器单元的输入信号端，漏极连接第二薄膜晶体管的源极；

[0015] 第二薄膜晶体管，其栅极连接第一时钟信号输入端，漏极连接上拉节点。

[0016] 通过所述第一薄膜晶体管和第二薄膜晶体管，将输入信号提供给上拉节点，使得上拉节点的电位升高。

[0017] 较佳的，所述第一输出模块包括：

[0018] 第三薄膜晶体管，其栅极连接上拉节点，漏极连接第二时钟信号输入端，源极连接第一输出端子；

[0019] 电容，连接在上拉节点与第一输出端子之间。

[0020] 当上拉节点为高电平时，第三薄膜晶体管导通，第二时钟信号就可以通过所述第三薄膜晶体管提供给输出端子；所述电容用于保持上拉节点的电位，使得第三薄膜晶体管在一定时间内保持导通状态。

[0021] 较佳的，所述下拉驱动模块包括：

[0022] 第四薄膜晶体管，其栅极和漏极同时连接第一时钟信号输入端，源极连接第一下拉节点；

[0023] 第五薄膜晶体管，其栅极和源极同时连接第二时钟信号输入端，漏极连接第二下拉节点；

[0024] 第六薄膜晶体管，其栅极连接上拉节点，漏极连接第一下拉节点，源极连接第七薄膜晶体管的漏极；

[0025] 第七薄膜晶体管，其栅极连接上拉节点，源极连接第一低电压信号输入端；

[0026] 第八薄膜晶体管，其栅极连接上拉节点，漏极连接第二下拉节点，源极连接第九薄膜晶体管的漏极；

[0027] 第九薄膜晶体管，其栅极连接上拉节点，源极连接第一低电压信号输入端；

[0028] 第十薄膜晶体管，其栅极连接第二下拉节点，漏极连接第一下拉节点，源极连接第一低电压信号输入端；

[0029] 第十一薄膜晶体管，其栅极连接第一下拉节点，源极连接第二下拉节点，漏极连接第一低电压信号输入端。

[0030] 所述下拉单元，通过第四薄膜晶体管对第一下拉节点充电，通过第五薄膜晶体管对第二下拉节点充电，并通过所述第六薄膜晶体管、第七薄膜晶体管和第十薄膜晶体管对第一下拉节点进行放电，通过所述第八薄膜晶体管、第九薄膜晶体管和第十一薄膜晶体管对第二下拉节点进行放电；由于所述在非输出阶段，第一下拉节点和第二下拉节点的电位均为交流信号，有效抑制了由元件自身的阈值电压的漂移导致的错误输出，提高了降噪的效果；且第一下拉节点的电压信号与第二下拉节的电压信号互补，使得在非输出阶段第一输出放电模块始终对第一输出端子进行放电，克服了由于对输出端子拉低存在间隙所导致的输出错误。

[0031] 较佳的，所述下拉模块包括：

[0032] 第十二薄膜晶体管，其栅极连接第一下拉节点，源极连接上拉节点，漏极连接第十三薄膜晶体管的漏极；

[0033] 第十三薄膜晶体管，其栅极连接第一下拉节点，漏极连接第一低电压信号输入端；

[0034] 第十四薄膜晶体管，其栅极连接第二下拉节点，源极连接上拉节点，漏极连接第十五薄膜晶体管的源极；

[0035] 第十五薄膜晶体管，其栅极连接第二下拉节点，漏极连接第一低电压信号输入端。

[0036] 所述下拉模块，通过响应第一下拉节点的电压信号和第二下拉节点的电压信号，对上拉节点进行持续放电，消除由交流电信号引起的噪声。

[0037] 较佳的，所述第一输出放电模块包括：

[0038] 第十六薄膜晶体管，其栅极连接第一下拉节点，漏极连接第一输出端子，源极连接第二低电压信号输入端；

[0039] 第十七薄膜晶体管，其栅极连接第二下拉节点，漏极连接第一输出端子，源极连接第二低电压信号输入端。

[0040] 所述第一输出放电模块，响应于第一下拉节点的电压信号和第二下拉节点的电压信号，在非输出阶段对第一输出端子进行持续放电，消除由交流电信号引起的噪声。

[0041] 较佳的，所述移位寄存器单元还包括第二输出模块，所述第二输出模块连接第二时钟信号输入端，用于响应所述上拉节点的电压信号，将第二时钟信号提供给该移位寄存器单元的第二输出端子，为上一级移位寄存器单元提供复位信号。

[0042] 其中，所述第二输出模块包括：

[0043] 第十八薄膜晶体管，其栅极连接上拉节点，漏极连接第二时钟信号输入端，源极连接第二输出端子。

[0044] 较佳的，所述移位寄存器单元还包括第二输出放电模块，用于响应第一下拉节点和第二下拉节点的电压信号，将第二低电压信号提供给第二输出端子。

[0045] 所述第二输出放电模块包括：

[0046] 第十九薄膜晶体管，其栅极连接第一下拉节点，漏极连接第二输出端子，源极连接第二低电压信号输入端；

[0047] 第二十薄膜晶体管，其栅极连接第二下拉节点，漏极连接第二输出端子，源极连接第二低电压信号输入端。

[0048] 所述第二输出放电模块，响应于第一下拉节点的电压信号和第二下拉节点的电压信号，在非输出阶段对第二输出端子进行持续放电，消除由交流电信号引起的噪声。

[0049] 较佳的，所述移位寄存器单元还包括第三输出模块，所述第三输出模块连接第二时钟信号输入端，用于响应所述上拉节点的电压信号，将第二时钟信号提供给第三输出端子，为下一级移位寄存器单元提供起始信号。

[0050] 其中，所述第三输出模块包括：

[0051] 第二十一薄膜晶体管，其栅极连接上拉节点，漏极连接第二时钟信号输入端，源极连接第三输出端子。

[0052] 较佳的，所述移位寄存器单元还包括第三输出放电模块，用于响应第一下拉节点和第二下拉节点的电压信号，将第一低电压信号提供给第三输出端子。

[0053] 所述第三输出放电模块包括：

[0054] 第二十二薄膜晶体管，其栅极连接第一下拉节点，漏极连接第三输出端子，源极连接第一低电压信号输入端；

[0055] 第二十三薄膜晶体管，其栅极连接第二下拉节点，漏极连接第三输出端子，源极连接第一低电压信号输入端。

[0056] 所述第三输出放电模块，通过响应第一下拉节点的电压信号和第二下拉节点的电压信号，在非输出阶段对第三输出端子进行持续放电，消除由交流电信号引起的噪声。

[0057] 较佳的，所述移位寄存器单元还包括反馈模块，响应于第三输出端子的电压信号，将第二输出端子的电压信号提供给输入模块和下拉模块。

[0058] 其中，所述反馈模块包括：

[0059] 第二十四薄膜晶体管，其栅极连接第三输出端子，漏极同时连接第二薄膜晶体管的源极、第十二薄膜晶体管的漏极和第十四薄膜晶体管的漏极，源极连接第二输出端子。

[0060] 所述反馈电路上的电压信号为高电平时，第二薄膜晶体管的源极极电位大于第二薄膜晶体管的漏极电位，第十二薄膜晶体管的漏极电位大于第十二薄膜晶体管的源极电位，第二薄膜晶体管和第十二薄膜晶体管完全截止，可有效的防止因第一薄膜晶体管和第二薄膜晶体管中存在暗电流而导致的对上拉节点进行放电，以及因第十二薄膜晶体管和第十三薄膜晶体管中存在暗电流而导致的对上拉节点放电。

[0061] 较佳的，所述第一低电压信号小于第二低电压信号，当第一下拉节点和第二下拉节点均为低电平时，第一下拉节点和第二下拉节点的电位低于第二低电压信号的电位，使得其栅极连接第一下拉节点或第二下拉节点、源极连接第二低电压信号的薄膜晶体管更容易截止，有效防止了暗电流的产生。

[0062] 本发明实施例提供了一种栅极驱动电路，包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入信号端连接该栅极驱动电路的起始信号端，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的任一输出端子；最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的任一输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端；

[0063] 除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的任一输出端子，复位信号端连接下一级移位寄存器单元的任一输出端子；

[0064] 所有级联的移位寄存器单元均为上述的移位寄存器单元。

附图说明

[0065] 图1为本发明实施例一提供的一种移位寄存器单元的结构示意图；

[0066] 图2为本发明实施例二提供的另一种移位寄存器单元的结构示意图；

[0067] 图3为本发明实施例三提供的一种由图1所示的移位寄存器单元组成的栅极驱动电路的结构示意图；

[0068] 图4为本发明实施例一提供的移位寄存器单元的各信号端的时序信号图；

[0069] 图5为本发明实施例四提供的一种由图1所示的移位寄存器单元组成的栅极驱动电路的结构示意图。

具体实施方式

[0070] 本发明实施例提供了一种移位寄存器单元及栅极驱动电路，用于抑制由于阈值电压漂移和对输出端子拉低存在间隙所导致的输出错误，提高移位寄存器单元的稳定性。

[0071] 下面结合附图，对本发明进行说明。

[0072] 本发明实施例一提供了一种移位寄存器单元，其结构如图1所示，从图1中可以看出，所述移位寄存器单元包括：输入模块101、第一输出模块102、下拉驱动模块103、下拉模块104和第一输出放电模块105；

[0073] 所述输入模块101，连接该移位寄存器单元的输入信号端和第一时钟信号输入端，用于响应输入信号和第一时钟信号，将输入信号提供给上拉节点，所述上拉节点为所述输入模块与所述第一输出模块的连接点；

[0074] 所述第一输出模块102，连接第二时钟信号输入端，用于响应所述上拉节点的电压信号，将第二时钟信号提供给该移位寄存器单元的第一输出端子；

[0075] 所述下拉驱动模块103，连接第一时钟信号输入端和第二时钟信号输入端，用于响应第一时钟信号，将所述第一时钟信号提供给第一下拉节点，响应于第二时钟信号，将所述第二时钟信号提供给第二下拉节点；响应于上拉节点的电压信号，将第一低电压信号提供给第一下拉节点和第二下拉节点；响应于第一下拉节点的电压信号，将第一低电压信号提供给第二下拉节点；以及响应于第二下拉节点的电压信号，将第一低电压信号提供给第一下拉节点；其中，所述第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下模块的连接点；

[0076] 所述下拉模块104，用于响应第一下拉节点和第二下拉节点的电压信号，将第一低电压信号提供给上拉节点；

[0077] 所述第一输出放电单元105，用于响应第一下拉节点和第二下拉节点的电压信号，将第二低电压信号提供给该移位寄存器单元的第一输出端子。

[0078] 其中，所述第一低电压信号小于或等于第二低电压信号；所述第一低电压信号和第二低电压信号均为负电压，用于将与之连接的节点和/或输出端子的电位拉低。

[0079] 下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

[0080] 如图1中所示的移位寄存器单元，包括：输入模块101、第一输出模块102、下拉驱动模块103、下拉模块104和第一输出放电模块105；

[0081] 具体的，所述输入模块101，包括：

[0082] 第一薄膜晶体管T1，其栅极与源极同时连接该移位寄存器单元的输入信号端INPUT，漏极连接第二薄膜晶体管T2的源极；

[0083] 第二薄膜晶体管T2，其栅极连接第一时钟信号CK输入端，漏极连接上拉节点PU。

[0084] 通过所述第一薄膜晶体管T1和第二薄膜晶体管T2，将输入信号提供给上拉节点PU，使得上拉节点PU的电位升高。

[0085] 第一输出模块102，具体包括：

[0086] 第三薄膜晶体管T3，其栅极连接上拉节点PU，漏极连接第二时钟信号CKB输入端，源极连接第一输出端子OT1；

[0087] 电容C，连接在上拉节点PU与第一输出端子OT1之间，用于保持上拉节点PU的电位，使得第三薄膜晶体管T3在一定时间内保持导通状态。

[0088] 下拉驱动模块103，具体包括：

[0089] 第四薄膜晶体管T4，其栅极和漏极同时连接第一时钟信号CK输入端，源极连接第一下拉节点PD1；

[0090] 第五薄膜晶体管T5，其栅极和源极同时连接第二时钟信号CKB输入端，漏极连接第二下拉节点PD2；

[0091] 第六薄膜晶体管T6，其栅极连接上拉节点PU，漏极连接第一下拉节点PD1，源极连接第七薄膜晶体管T7的漏极；

[0092] 第七薄膜晶体管T7，其栅极连接上拉节点PU，源极连接第一低电压信号Vgl_1输入端；

[0093] 第八薄膜晶体管T8，其栅极连接上拉节点PU，漏极连接第二下拉节点PD2，源极连接第九薄膜晶体管T9的漏极；

[0094] 第九薄膜晶体管T9，其栅极连接上拉节点PU，源极连接第一低电压信号Vgl_1输入端；

[0095] 第十薄膜晶体管T10，其栅极连接第二下拉节点PD2，漏极连接第一下拉节点PD1，源极连接第一低电压信号Vgl_1输入端；

[0096] 第十一薄膜晶体管T11，其栅极连接第一下拉节点PD1，源极连接第二下拉节点PD2，漏极连接第一低电压信号Vgl_1输入端；

[0097] 所述下拉单元103，通过第四薄膜晶体管T4对第一下拉节点PD1充电，通过第五薄膜晶体管T5对第二下拉节点PD2充电，并通过所述第六薄膜晶体管T6、第七薄膜晶体管T7和第十薄膜晶体管T10对第一下拉节点PD1进行放电，通过所述第八薄膜晶体管T8、第九薄膜晶体管T9和第十一薄膜晶体管T11对第二下拉节点PD2进行放电；由于所述在非输出阶段，第一下拉节点PD1和第二下拉节点PD2的电位均为交流信号，可有效抑制由元件自身的阈值电压的漂移导致的错误输出，提高了降噪效果；且第一下拉节点PD1的电压信号与第二下拉节点PD2的电压信号互补，使得在非输出阶段第一输出放电模块105始终对第一输出端子OT1进行放电，克服了由于对输出端子拉低存在间隙所导致的输出错误。

[0098] 所述下拉模块104，具体包括：

[0099] 第十二薄膜晶体管T12，其栅极连接第一下拉节点PD1，源极连接上拉节点PU，漏极连接第十三薄膜晶体管T13的漏极；

[0100] 第十三薄膜晶体管T13，其栅极连接第一下拉节点PD1，漏极连接第一低电压信号Vgl_1输入端；

[0101] 第十四薄膜晶体管T14，其栅极连接第二下拉节点PD2，源极连接上拉节点PU，漏极连接第十五薄膜晶体管T15的源极；

[0102] 第十五薄膜晶体管T15，其栅极连接第二下拉节点PD2，漏极连接第一低电压信号Vgl_1输入端。

[0103] 所述下拉模块104，通过响应第一下拉节点PD1的电压信号和第二下拉节点PD2的电压信号，对上拉节点PU进行持续放电，消除由交流电信号引起的噪声。

[0104] 所述第一输出放电模块105，具体包括：

[0105] 第十六薄膜晶体管T16，其栅极连接第一下拉节点PD1，漏极连接第一输出端子OT1，源极连接第二低电压信号Vgl_2输入端；

[0106] 第十七薄膜晶体管T17，其栅极连接第二下拉节点PD2，漏极连接第一输出端子OT1，源极连接第二低电压信号Vgl_2输入端。

[0107] 所述第一输出放电模块105，响应第一下拉节点PD1的电压信号和第二下拉节点PD2的电压信号，在非输出阶段对第一输出端子OT1进行持续放电，消除由交流电信号引起的噪声。

[0108] 所述移位寄存器单元中，下拉驱动模块104连接第一时钟信号CK输入端和第二时钟信号CKB输入端，用于响应第一时钟信号CK，将所述第一时钟信号CK提供给第一下拉节点PD1，响应于第二时钟信号CKB，将所述第二时钟信号CKB提供给第二下拉节点PD2；响应于上拉节点PU的电压信号，将第一低电压信号Vgl_1提供给第一下拉节点PD1和第二下拉节点PD2；响应于第一下拉节点PD1的电压信号，将第一低电压信号Vgl_1提供给第二下拉节点PD2；以及响应于第二下拉节点PD2的电压信号，将第一低电压信号Vgl_1提供给第一下拉节点PD1；在非输出阶段，所述第一下拉节点PD1和第二节点PD2的电压信号均为交流信号有效抑制了由元件自身的阈值电压的漂移导致的错误输出，同时，所述第一下拉节点PD1和第二节点PD2的电压信号互补，使得在非输出阶段第一输出放电模块105始终处于对第一输出端子放电，克服了由于对输出端子拉低存在间隙所导致的输出错误。

[0109] 所述移位寄存器单元中中还设置有复位信号输入端RESET，所述复位信号输入端RESET同时连接第六薄膜晶体管T6的源极和第八薄膜晶体管T8的源极。所述复位信号输入端RESET向第六薄膜晶体管T6的漏极和第八薄膜晶体管T8的漏极连接，当复位信号为高电平时，所述第六薄膜晶体管T6的漏极和第八薄膜晶体管T8也为高电平，使得所述六薄膜晶体管T6和所述第八薄膜晶体管T8迅速截止，防止第六薄膜晶体管T6通过暗电流对第一下拉节点PD1进行放电，同时防止第八薄膜晶体管T8通过暗电流对第二下拉节点PD2进行放电。

[0110] 所述第一低电压信号Vgl_1小于第二低电压信号Vgl_2，使得所述第十六薄膜晶体管T16和所述第十七薄膜晶体T17管更容易截止，有效的防止了述第十六薄膜晶体管T16和所述第十七薄膜晶体管T17通过暗电流在输出阶段对第一输出端子OT1进行放电。

[0111] 本发明实施例二还提供了一种移位寄存器单元，参见图2，图2所示的移位寄存器单元不仅包括：输入模块101、第一输出模块102、下拉驱动模块103、下拉模块104和第一输出放电模块105，图2所示的移位寄存器单元还包括：第二输出模块106、第二输出放电模块107、第三输出模块108、第三输出放电模块109以及反馈模块110；

[0112] 其中，所述第二输出模块106，连接第二时钟信号CKB输入端，用于响应所述上拉节点PU的电压信号，将第二时钟信号CKB提供给第二输出端子OT2，为上一级移位寄存器单元提供复位信号；

[0113] 所述第二输出模块106，具体包括：

[0114] 第十八薄膜晶体管T18，其栅极连接上拉节点PU，漏极连接第二时钟信号CKB输入端，源极连接第二输出端子OT2。

[0115] 所述第二输出放电模块107，用于响应第一下拉节点PD1和第二下拉节点PD2的电压信号，将第二低电压信号Vgl_2提供给第二输出端子OT2；

[0116] 所述第二输出放电模块107，具体包括：

[0117] 第十九薄膜晶体管T19，其栅极连接第一下拉节点PD1，漏极连接第二输出端子OT2，源极连接第二低电压信号Vgl_2输入端；

[0118] 第二十薄膜晶体管T20，其栅极连接第二下拉节点PD2，漏极连接第二输出端子OT2，源极连接第二低电压信号Vgl_2输入端。

[0119] 所述第二输出放电模块107，响应于第一下拉节点PD1的电压信号和第二下拉节点PD2的电压信号，在非输出阶段对第二输出端子OT2进行持续放电，消除由交流电信号引起的噪声。

[0120] 所述第三输出模块108，连接第二时钟信号CKB输入端，用于响应所述上拉节点PU的电压信号，将第二时钟信号CKB提供给第三输出端子OT3，为下一级移位寄存器单元提供起始信号；

[0121] 所述第三输出模块108，具体包括：

[0122] 第二十一薄膜晶体管T21，其栅极连接上拉节点PU，漏极连接第二时钟信号CKB输入端，源极连接第三输出端子OT3。

[0123] 所述第三输出放电模块109，用于响应第一下拉节点PD1和第二下拉节点PD2的电压信号，将第一低电压信号Vgl_1提供给第三输出端子，为下一级移位寄存器单元提供起始信号；

[0124] 所述第三输出放电模块109，具体包括：

[0125] 第二十二薄膜晶体管T22，其栅极连接第一下拉节点PD1，漏极连接第三输出端子OT2，源极连接第一低电压信号Vgl_1输入端；

[0126] 第二十三薄膜晶体管T23，其栅极连接第二下拉节点PD2，漏极连接第三输出端子OT3，源极连接第一低电压信号Vgl_1输入端。

[0127] 所述第三输出放电模块109，响应于第一下拉节点的电压信号PD1和第二下拉节点PD2的电压信号，在非输出阶段对第三输出端子OT3进行持续放电，消除由交流电信号引起的噪声。

[0128] 所述反馈模块110，响应于第三输出端子OT3的电压信号，将第二输出端子OT2的电信号提供给输入模块101和下拉模块104。

[0129] 其中，所述反馈模块110包括：

[0130] 第二十四薄膜晶体管T24，其栅极连接第三输出端子OT3，漏极同时连接第一薄膜晶体管TI的漏极、第十二薄膜晶体管T12的漏极和第十四薄膜晶体管T14的漏极，源极连接第二输出端子OT2；

[0131] 当第二输出端子OT2的输出为高电平时，第二薄膜晶体管T2的源极、第十二薄膜晶体管T12的漏极和第十四薄膜晶体管T14的漏极为高电平，所述第一薄膜晶体管TI、第十二薄膜晶体管T12和第十四薄膜晶体管T14截止，防止第一薄膜晶体管TI、第十二薄膜晶体管T12和第十四薄膜晶体管T14中产生暗电流，通过暗电流对上拉节点PU进行放电。

[0132] 需指出的是，所述电容C，可设置在上拉节点PU与第一输出端子OT1之间，也可设置在上拉节点PU与第二输出端子OT2之间，还可以设置在上拉节点PU与第三输出端子OT3之间，对于这三种连接方式，电容的作用是相同的，都是用于保持上拉节点PU的电位。

[0133] 上述薄膜晶体管中设置有箭头的一端为该薄膜晶体管的源极，所述箭头的指向为该薄膜晶体管中电流的流向。

[0134] 上述实施例二提供的移位寄存器单元中，由于复位信号与起始信号都是通过单独的电路输出的，因此，该移位寄存器中，当某一级的移位寄存器单元的输出出现错误时，不会影响到上一级和下一级的工作状态。

[0135] 上述移位寄存器单元级联形成阵列基板栅极驱动电路，本发明实施例提供的栅极驱动电路包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入信号端连接该栅极驱动电路的起始信号端，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的任一输出端子；最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的任一输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端；除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的任一输出端子，复位信号端连接下一级移位寄存器单元的任一输出端子；所有上述级联的移位寄存器单元均为图1所示的移位寄存器单元或图2所示的移位寄存器单元。

[0136] 具体地，该阵列基板栅极驱动电路包括N级，N为栅线数量，起始信号STV作为输入信号输入到第一级移位寄存器单元，并且顺序的将栅极驱动信号输出至栅极线，第n级的输入信号由第n-1级的输出信号提供，且由第n级的复位信号由第n+1级的输出信号提供，其中n

[0137] 本发明实施例三提供了一种由图1所述的位寄存器单元级联形成阵列基板栅极驱动电路，参见图3；图4为所述移位寄存器单元各信号端的时序图，下面结合图4对本发明实施例提供的阵列基板栅极驱动电路中的第n（n

[0138] 当所述栅极驱动电路进行扫描时，所有TFT均为高电平导通，低电平截止；所述第一时钟信号CK与第二时钟信号CKB的相位相反：

[0139] 第一阶段S1，第一时钟信号CK为低电平，第二时钟信号CKB为高电平，作为第n级输入信号的上一级输出信号OUTPUT(n-1)为低电平，作为第n级复位信号的下一级输出信号OUTPUT(n+1)为低电平，第一下拉节点PD1为低电平，第二下拉节点PD2为高电平；

[0140] 第二下拉节点PD2为高电平，响应于第二下拉节点PD2的电压信号的第十薄膜晶体管T10、第十四薄膜晶体管T14、第十五薄膜晶体管T15和第十七薄膜晶体管T17导通，所述第十四薄膜晶体管T14和第十五薄膜晶体管T15向上拉节点PU提供第一低电压信号Vgl_1，所述第十薄膜晶体管T10向第一下拉节点PD1提供第一低电压信号Vgl_1，所述第十七薄膜晶体管T17向第一输出端子OT1提供第二低电压信号Vgl_2；

[0141] 因此，此时第一输出端子OT1的输出信号OUTPUT(n)为低电平。

[0142] 第二阶段S2，第一时钟信号CK为高电平，第二时钟信号CKB为低电平，OUTPUT(n-1)为高电平，OUTPUT(n+1)为低电平；

[0143] 输入信号OUTPUT(n-1)为高电平，使得第一薄膜晶体管T1导通，第一时钟信号CK为高电平，使得第二薄膜晶体管T2导通，输入信号通过所述第一薄膜晶体管T1和第二薄膜晶体管T2向电容C充电，使得上拉节点PU为高电平，此时，响应于上拉节点PU的电压信号的第三薄膜晶体管T3导通，但是由于第二时钟信号CKB为低电平，因此，此时第一输出端子OT1的输出信号OUTPUT(n)为低电平。

[0144] 同时，响应于上拉节点PU的电压信号的第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9导通；所述第一下拉节点PD1通过所述第六薄膜晶体管T6和第七薄膜晶体管T7持续放电，第一下拉节点PD1保持低电平；所述第二下拉节点PD2通过所述第八薄膜晶体管T8和第九薄膜晶体管T9放电，使得第二下拉节点PD2的电位迅速降低。

[0145] 第三阶段S3，第一时钟信号CK为低电平，第二时钟信号CKB为高电平，OUTPUT(n-1)为低电平，OUTPUT(n+1)为低电平；

[0146] 输入信号OUTPUT(n-1)为低电平使得第一薄膜晶体管T1截止，第一时钟信号CK为低电平使得第二薄膜晶体管T2截止，但由于电容C的存在，上拉节点PU仍保持高电位，同时第二时钟信号CKB为高电平，由于电容C的自举效应（Bootstrapping），上拉节点PU的电位继续升高，第三薄膜晶体管T3保持导通状态；

[0147] 同时，响应于上拉节点PU的电压信号的第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9保持导通，第一下拉节点PD1和第二下拉节点PD2为低电平，此时，响应于第一下拉节点PD1的第十六薄膜晶体管T16和响应于第二下拉节点PD2的第十七薄膜晶体管T17截止；

[0148] 因此，此时第一输出端子OT1的输出信号OUTPUT(n)为高电平。

[0149] 第四阶段S4，第一时钟信号CK为高电平，第二时钟信号CKB为低电平，OUTPUT(n-1)为低电平，OUTPUT(n+1)为高电平；

[0150] OUTPUT(n+1)为高电平，使得第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9完全截止；第一时钟信号CK为高电平，第四薄膜晶体管T4导通，向第一下拉节点PD1提供第一时钟信号CK，第一下拉节点PD1上升为高电位，响应于第一下拉节点PD1的电压信号的第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十六薄膜晶体管T16导通；所述第十二薄膜晶体管T12和第十三薄膜晶体管T13对上拉节点PU放电，上拉节点PU迅速降低为低电平；所述第十一薄膜晶体管T11向第二下拉节点PD2提供第一低电压信号Vgl_1，第二下拉节点PD2保持低电位；所述第十六薄膜晶体管T16向第一输出端子OT1(n)提供第二低电压信号Vgl_2，

[0151] 因此，此时第一输出端子OT1的输出信号OUTPUT(n)为低电平。

[0152] 第五阶段S5，第一时钟信号CK为低电平，第二时钟信号CKB为高电平，OUTPUT(n-1)为低电平，OUTPUT(n+1)为低电平；

[0153] 第二时钟信号CKB为高电平，第五薄膜晶体管T5导通，响应于上拉节点PU的电压信号的第八薄膜晶体管T8和第九薄膜晶体管T9保持截止，第二下拉节点PD2上升为高电平，响应于第二下拉节点PD2的电压信号的第十薄膜晶体管T10、第十四薄膜晶体管T14、第十五薄膜晶体管T15和第十七薄膜晶体管T17导通；所述第十薄膜晶体管T10向第一下拉节点PD1提供第一低电压信号Vgl_1，第一下拉节点PD1保持低电位；第十四薄膜晶体管T14和第十五薄膜晶体管T15对上拉节点PU持续放电，上拉节点PU保持低电位，所述第三薄膜晶体管T3截止，同时第十七薄膜晶体管T17向第一输出端子OT1(n)提供第二低电压信号Vgl_2；

[0154] 因此，此时第一输出端子OT1的输出信号OUTPUT(n)输出为低电平。

[0155] 本发明实施例三提供了一种由图1所述的位寄存器单元级联形成阵列基板栅极驱动电路，参见图5；该栅极驱动电路中，第n级的移位寄存器单元的第一输出端OT1(n)为本行提供信号，第二输出端OT2(n)为第n-1级移位寄存器单元提供复位信号，第三输出端OT3(n)为第n+1级移位寄存器单元提供起始信号；并且第一输出端OT1(n)、第二输出端OT2(n)和第三输出端OT3(n)的输出相同，输出信号均为OUTPUT(n)。

[0156] 下面结合图4对本发明实施例提供的阵列基板栅极驱动电路中的第n（n

[0157] 第一阶段S1，第一时钟信号CK为低电平，第二时钟信号CKB为高电平，作为第n级输入信号的上一级输出信号OUTPUT(n-1)为低电平，作为第n级复位信号的下一级输出信号OUTPUT(n+1)为低电平，第一下拉节点PD1为低电平，第二下拉节点PD2为高电平；

[0158] 第二下拉节点PD2为高电平，响应于第二下拉节点PD2的电压信号的第十薄膜晶体管T10、第十四薄膜晶体管T14、第十五薄膜晶体管T15和第十七薄膜晶体管T17导通；其中，所述第十薄膜晶体管T10向第一下拉节点PD1提供第一低电压信号Vgl_1，第十四薄膜晶体管T14和第十五薄膜晶体管T15向上拉节点PU提供第一低电压信号Vgl_1，响应于上拉节点的电压信号的第三薄膜晶体管T3、第十八薄膜晶体管T18和第二十一薄膜晶体管T21截止；所述第十七薄膜晶体管T17向第一输出端子OT1(n)提供第二低电压信号Vgl_2，第二十薄膜晶体管T20向第二输出端子OT2(n)提供第二低电压信号Vgl_2，第二十三薄膜晶体管T23向第三输出端子OT3(n)提供第一低电压信号Vgl_1；

[0159] 因此，此时第一输出端子OT1(n)、第二输出端子OT2(n)和第三输出端子OT3(n)的输出信号OUTPUT(n)为低电平。

[0160] 第二阶段S2，第一时钟信号CK为高电平，第二时钟信号CKB为低电平，OUTPUT(n-1)为高电平，OUTPUT(n+1)为低电平；

[0161] 输入信号OUTPUT(n-1)为高电平，使得第一薄膜晶体管T1导通，第一时钟信号CK为高电平，使得第二薄膜晶体管T2导通，输入信号通过所述第一薄膜晶体管T1和第二薄膜晶体管T2向电容C充电，使得上拉节点PU为高电平，此时，响应于上拉节点PU的电压信号的第三薄膜晶体管T3、第十八薄膜晶体管T18和第二十一薄膜晶体管T21导通，但是由于第二时钟信号CKB为低电平，因此，此时第一输出端子OT1(n)、第二输出端子OT2(n)和第三输出端子OT3(n)的输出信号OUTPUT（n）为低电平。

[0162] 同时，响应于上拉节点PU的电压信号的第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9导通；所述第一下拉节点PD1通过所述第六薄膜晶体管T6和第七薄膜晶体管T7持续放电，第一下拉节点PD1保持低电平；所述第二下拉节点PD2通过所述第八薄膜晶体管T8和第九薄膜晶体管T9持续放电，使得第二下拉节点PD2的电位迅速降低。

[0163] 第三阶段S3，第一时钟信号CK为低电平，第二时钟信号CKB为高电平，OUTPUT(n-1)为低电平，OUTPUT(n+1)为低电平；

[0164] 输入信号OUTPUT(n-1)为低电平，使得第一薄膜晶体管T1截止，第一时钟信号CK为低电平，使得第二薄膜晶体管T2截止，但由于电容C的存在，上拉节点PU仍保持高电位；同时第二时钟信号CKB为高电平，由于电容C的自举效应（Bootstrapping），上拉节点PU的电位继续升高，第三薄膜晶体管T3、第十八薄膜晶体管T18和第二十一薄膜晶体管T21保持导通状态；

[0165] 同时，响应于上拉节点PU的电压信号的第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9保持导通，第一下拉节点PD1和第二下拉节点PD2为低电平，此时，响应于第一下拉节点PD1的电压信号的第十六薄膜晶体管T16、第十九薄膜晶体管T19和第二十二薄膜晶体管T22截止，响应于第二下拉节点PD2的电压信号的第十七薄膜晶体管T17、第二十薄膜晶体管T20和第二十三薄膜晶体管T23截止；

[0166] 因此，此时第一输出端子OT(n)、第二输出端子OT(n)和第三输出端子OT(n)的输出信号OUTPUT(n)为高电平；

[0167] 同时，响应于第二输出端子OT2(n)的电压信号的第二十四薄膜晶体管T24导通，使得第二薄膜晶体管T2的源极、第十二薄膜晶体管T12的漏极和第十四薄膜晶体管T14的漏极的电位升高，使得所述第二薄膜晶体管T2、第十二薄膜晶体管T12和第十四薄膜晶体管T14完全截止，防止通过暗电流对上拉节点PU进行放电。

[0168] 第四阶段S4，第一时钟信号CK为高电平，第二时钟信号CKB低电平，OUTPUT(n-1)为低电平，OUTPUT(n+1)为高电平；

[0169] OUTPUT(n+1)为高电平，使得所述第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9截止；所述第一时钟信号CK为高电平，第四薄膜晶体管T4导通，向第一下拉节点PD1提供第一时钟信号CK，第一下拉节点PD1上升为高电平，响应于第一下拉节点PD1的电压信号的第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13、第十六薄膜晶体管T16、第十九薄膜晶体管T19和第二十二薄膜晶体管T22导通；所述第十二薄膜晶体管T12和第十三薄膜晶体管T13对上拉节点PU放电，上拉节点PU迅速降低为低电平；所述第十一薄膜晶体管T11向第二下拉节点PD2提供第一低电压信号Vgl_1，第二下拉节点PD2保持低电位；所述第十六薄膜晶体管T16向第一输出端子OT1(n)提供第二低电压信号Vgl_2，所述第十九薄膜晶体管T19向第二输出端子OT2(n)提供第二低电压信号Vgl_2，所述第二十二薄膜晶体管T22向第三输出端子OT3(n)提供第一低电压信号Vgl_1；

[0170] 因此，此时第一输出端子OT1(n)、第二输出端子OT2(n)和第三输出端子OT3(n)的输出信号OUTPUT(n)为低电平。

[0171] 第五阶段S5，第一时钟信号CK为低电平，第二时钟信号CKB为高电平，OUTPUT(n-1)为低电平，OUTPUT(n+1)为高电平；

[0172] 第二时钟信号CKB为高电平，第五薄膜晶体管T5导通，响应于上拉节点PU的电压信号的第八薄膜晶体管T8和第九薄膜晶体管T9保持截止，第二下拉节点PD2的上升为高电平，响应于第二下拉节点PD2的电压信号的第十薄膜晶体管T10、第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十七薄膜晶体管T17、第二十薄膜晶体管T20和第二十三薄膜晶体管T23导通；所述第十薄膜晶体管T10向第一下拉节点PD1提供第一低电压信号Vgl_1，第一下拉节点PD1保持低电平；第十四薄膜晶体管T14和第十五薄膜晶体管T15对上拉节点PU持续放电，上拉节点PU保持低电平，所述第三薄膜晶体管T3、第十八薄膜晶体管T18和第二十一薄膜晶体管T21截止；所述第十七薄膜晶体管T17向OUTPUT1(n)提供第二低电压信号Vgl_2，所述第二十薄膜晶体管T20向第二输出端子OT2(n)提供第二低电压信号Vgl_2，所述第二十三薄膜晶体管T23向第三输出端子OT3(n)提供第一低电压信号Vgl_1；

[0173] 因此，此时第一输出端子OT1(n)、第二输出端子OT2(n)和第三输出端子OT3(n)的输出信号OUTPUT(n)为低电平。

[0174] 综上，所述移位寄存器单元中，下拉驱动模块连接第一时钟信号和第二时钟信号，用于响应第一时钟信号，将所述第一时钟信号提供给第一下拉节点，响应于第二时钟信号，将所述第二时钟信号提供给第二下拉节点；响应于上拉节点的电压信号，将第一低电压信号提供给第一下拉节点和第二下拉节点；响应于第一下拉节点的电压信号，将第一低电压信号提供给第二下拉节点；以及响应于第二下拉节点的电压信号，将第一低电压信号提供给第一下拉节点；其中，所述第一下拉节点和第二下拉节点均为所述下拉驱动模块与所述下模块的连接点；在非输出阶段，所述第一下拉节点和第二节点的电压信号均为交流信号有效抑制了由元件自身的阈值电压的漂移导致的错误输出，同时，所述第一下拉节点和第二节点的电压信号互补，使得在非输出阶段第一输出放电模块始终处于对第一输出端子放电，克服了由于对输出端子拉低存在间隙所导致的输出错误。

[0175] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。