输入电路

摘要

组合电路根据第1及第2输入信号来生成第1及第2内部信号。第1主锁存电路有选择地取入扫描输入信号及第1内部信号并加以保持，基于取入并保持的信号来生成第1输出信号及第1中间信号。第1从锁存电路有选择地取入第1中间信号及第2内部信号并加以保持，基于取入并保持的信号来生成第2输出信号及扫描输出信号。减低采用了扫描路径试验方式的半导体集成电路所具备的输入电路的电路规模及耗电。

权利要求

1.一种输入电路，其具备：

组合电路，根据第1及第2输入信号来生成第1及第2内部信号；

第1主锁存电路，有选择地取入扫描输入信号及由所述组合电路生成的第1内部信号并加以保持，基于取入并保持的信号来生成第1输出信号及第1中间信号；

第1从锁存电路，有选择地取入由所述第1主锁存电路生成的第1中间信号及由所述组合电路生成的第2内部信号并加以保持，基于取入并保持的信号来生成第2输出信号及扫描输出信号；

第2主锁存电路；和

第2从锁存电路，

所述组合电路根据所述第1及第2输入信号，还生成第3及第4内部信号，所述第2主锁存电路接受由所述第1从锁存电路生成的扫描输出信号来作为扫描输入信号，有选择地取入该扫描输入信号及由所述组合电路生成的第3内部信号并加以保持，基于取入并保持的信号来输出第3输出信号及第2中间信号，所述第2从锁存电路有选择地取入由所述第2主锁存电路生成的第2中间信号及由所述组合电路生成的第4内部信号并加以保持，基于取入并保持的信号来生成第4输出信号及扫描输出信号。

2.根据权利要求1所述的输入电路，其特征在于，所述第1输入信号相当于写入数据信号及写入数据屏蔽信号的一方，所述第2输入信号相当于所述写入数据信号及所述写入数据屏蔽信号的另一方。

3.根据权利要求1所述的输入电路，其特征在于，所述第1及第2输入信号相当于地址信号。

4.根据权利要求1所述的输入电路，其特征在于，所述第1主锁存电路包括第1输入切换部，该第1输入切换部对是否取入由所述组合电路生成的第1内部信号进行切换，所述第1从锁存电路包括第2输入切换部，该第2输入切换部对是否取入由所述组合电路生成的第2内部信号进行切换，所述第1及第2输入切换部各自分别由响应时钟而对导通/非导通进行切换的通路晶体管来构成。

5.根据权利要求1所述的输入电路，其特征在于，所述第2内部信号相当于所述第1内部信号的反转信号。

6.一种输入电路，其具备：

组合电路，根据第1及第2输入信号来生成第1及第2内部信号；

扫描触发器电路，有选择地取入扫描输入信号及由所述组合电路生成的第1内部信号并加以保持，基于取入并保持的信号来生成第1输出信号及扫描输出信号；和第1锁存电路，取入由所述组合电路生成的第2内部信号并加以保持，基于取入并保持的第2内部信号来生成第2输出信号；和第2及第3锁存电路，

所述组合电路根据所述第1及第2输入信号，还生成第3及第4内部信号，所述第2锁存电路取入由所述组合电路生成的第3内部信号并加以保持，基于取入并保持的第3内部信号来生成第3输出信号，所述第3锁存电路取入由所述组合电路生成的第4内部信号并加以保持，基于取入并保持的第4内部信号来生成第4输出信号。

7.根据权利要求6所述的输入电路，其特征在于，所述第1输入信号相当于写入数据信号及写入数据屏蔽信号的一方，所述第2输入信号相当于所述写入数据信号及所述写入数据屏蔽信号的另一方。

8.根据权利要求6所述的输入电路，其特征在于，所述第1及第2输入信号相当于地址信号。

9.根据权利要求6所述的输入电路，其特征在于，所述扫描触发器电路包括第1输入切换部，该第1输入切换部对是否取入由所述组合电路生成的第1内部信号进行切换，所述第1锁存电路包括第2输入切换部，该第2输入切换部对是否取入由所述组合电路生成的第2内部信号进行切换，所述第1及第2输入切换部各自分别由响应时钟而对导通/非导通进行切换的通路晶体管来构成。

10.根据权利要求6所述的输入电路，其特征在于，所述第2内部信号相当于所述第1内部信号的反转信号。

11.一种输入电路，其具备：

输入处理电路，基于第1输入信号来生成第3输入信号，并且基于第2输入信号来生成第4输入信号；

第1主锁存电路，有选择地取入扫描输入信号及由所述输入处理电路生成的第3输入信号并加以保持，基于取入并保持的信号来生成第1内部信号及第1中间信号；

第1从锁存电路，有选择地取入由所述第1主锁存电路生成的第1中间信号及所述第

1输入信号并加以保持，基于取入并保持的信号来生成第2内部信号及扫描输出信号；

第2主锁存电路，接受由所述第1从锁存电路生成的扫描输出信号来作为扫描输入信号，有选择地取入该扫描输入信号及由所述输入处理电路生成的第4输入信号并加以保持，基于取入并保持的信号来生成第3内部信号及第2中间信号；

第2从锁存电路，有选择地取入由所述第2主锁存电路生成的第2中间信号及所述第

2输入信号并加以保持，基于取入并保持的信号来生成第4内部信号及扫描输出信号；以及组合电路，根据所述第1～第4内部信号来生成第1～第4输出信号。

12.根据权利要求11所述的输入电路，其特征在于，所述第1及第2输入信号相当于输入地址信号，所述第3输入信号相当于所述第1输入信号的反转信号，所述第4输入信号相当于所述第2输入信号的反转信号。

13.根据权利要求11或12所述的输入电路，其特征在于，所述第1内部信号相当于所述第2内部信号的反转信号，所述第3内部信号相当于所述第4内部信号的反转信号。

说明书

输入电路

技术领域

[0001] 本发明涉及输入电路，更详细的是涉及采用了扫描路径试验方式的半导体集成电路所具备的输入电路。

背景技术

[0002] 作为半导体集成电路的故障诊断方式，公知扫描路径试验方式。在扫描路径试验方式中，通过将存在于半导体集成电路内的触发器(flip flop)串行连接来构成由移位寄存器组成的扫描路径，由此在故障诊断时通过扫描路径将触发器内的数据顺序地移出。

[0003] 在半导体集成电路所包含的存储装置等块中，锁存电路取入输入信号并加以保持。为了适用扫描路径试验方式，作为将锁存电路组装入扫描路径并可观测的方法，公知将锁存电路置换成具备移位功能的扫描触发器电路(例如专利文献1)的方法。

[0004] 【在先技术文献】

[0005] 【专利文献】

[0006] 【专利文献1】JP特开平10-242809号公报

发明内容

[0007] 在按每条输出信号线将锁存电路置换成扫描触发器电路的情况下(即按每条输出信号线设置了扫描触发器电路的情况下)，电路规模会增大。再有，由于电路的零件件数增加，故耗电增大。另外，作为输出信号线的例子，有供给与写入数据信号相应的电压的写入位线和供给预解码地址信号的预解码地址信号线等。

[0008] 因此，本发明在适用扫描路径试验方式的半导体集成电路中既可以抑制故障检测率的下降、又减低电路规模及耗电。

[0009] 依据于本发明的1个方面，输入电路具备：组合电路，根据第1及第2输入信号来生成第1及第2内部信号；第1主锁存电路，有选择地取入扫描输入信号及由组合电路生成的第1内部信号并加以保持，基于取入并保持的信号来生成第1输出信号及第1中间信号；和第1从锁存电路，有选择地取入由第1主锁存电路生成的第1中间信号及由组合电路生成的第2内部信号并加以保持，基于取入并保持的信号来生成第2输出信号及扫描输出信号。

[0010] 另外，输入电路也可以还具备第2主锁存电路和第2从锁存电路，组合电路根据第1及第2输入信号，还生成第3及第4内部信号，第2主锁存电路将由第1从锁存电路生成的扫描输出信号作为扫描输入信号来接受，有选择地取入该扫描输入信号及由组合电路生成的第3内部信号并加以保持，基于取入并保持的信号来输出第3输出信号及第2中间信号，第2从锁存电路有选择地取入由第2主锁存电路生成的第2中间信号及由组合电路生成的第4内部信号并加以保持，基于取入并保持的信号来生成第4输出信号及扫描输出信号。

[0011] 依据于本发明的其他方面，输入电路具备：组合电路，根据第1及第2输入信号来生成第1及第2内部信号；扫描触发器电路，有选择地取入扫描输入信号及由组合电路生成的第1内部信号并加以保持，基于取入并保持的信号来生成第1输出信号及扫描输出信号；第1锁存电路，取入由组合电路生成的第2内部信号并加以保持，基于取入并保持的第2内部信号来生成第2输出信号。

[0012] 此外，输入电路也可以还具备第2及第3锁存电路，组合电路根据第1及第2输入信号，还生成第3及第4内部信号，第2锁存电路取入由组合电路生成的第3内部信号并加以保持，基于取入并保持的第3内部信号来生成第3输出信号，第3锁存电路取入由组合电路生成的第4内部信号并加以保持，基于取入并保持的第4内部信号来生成第4输出信号。

[0013] 依据于本发明的又一其他方面，输入电路具备：输入处理电路，基于第1输入信号来生成第3输入信号，并且基于第2输入信号来生成第4输入信号；第1主锁存电路，有选择地取入扫描输入信号及由输入处理电路生成的第3输入信号并加以保持，基于取入并保持的信号来生成第1内部信号及第1中间信号；第1从锁存电路，有选择地取入由第1主锁存电路生成的第1中间信号及第1输入信号并加以保持，基于取入并保持的信号来生成第2内部信号及扫描输出信号；第2主锁存电路，将由第1从锁存电路生成的扫描输出信号作为扫描输入信号来接受，有选择地取入该扫描输入信号及由输入处理电路生成的第4输入信号并加以保持，基于取入并保持的信号来生成第3内部信号及第2中间信号；第2从锁存电路，有选择地取入由第2主锁存电路生成的第2中间信号及第2输入信号并加以保持，基于取入并保持的信号来生成第4内部信号及扫描输出信号；以及组合电路，根据第1～第4内部信号来生成第1～第4输出信号。

[0014] 根据上述输入电路，与按每条输出信号线来设置扫描触发器电路的情况相比，既能抑制故障检测率的下降、又能削减扫描触发器电路的个数，因此可减低输入电路的电路规模。再有，由于可削减输入电路的零件件数，故可减低输入电路的耗电。

附图说明

[0015] 图1是表示搭载于SRAM的存储器单元及写入电路的构成例的图。

[0016] 图2是用于对SRAM的写入动作进行说明的图。

[0017] 图3是用于对输入电路中的输入输出关系进行说明的图。

[0018] 图4是表示实施方式1的输入电路的构成例的图。

[0019] 图5是用于对图4所示出的输入电路的动作进行说明的图。

[0020] 图6是用于对输入电路的比较例1进行说明的图。

[0021] 图7是用于对输入电路的比较例1的动作进行说明的图。

[0022] 图8是表示实施方式2的输入电路的构成例的图。

[0023] 图9是用于对图8所示出的输入电路的动作进行说明的图。

[0024] 图10是用于对图8所示出的输入电路的变形例进行说明的图。

[0025] 图11是表示实施方式3的输入电路的构成例的图。

[0026] 图12是用于对输入电路的比较例2进行说明的图。

[0027] 图13是表示实施方式4的输入电路的构成例的图。

[0028] 图14是表示实施方式5的输入电路的构成例的图。

[0029] 图15是表示反馈元件的变形例1的图。

[0030] 图16是表示反馈元件的变形例2的图。

具体实施方式

[0031] 以下，基于用于例示说明而不是用于限定本发明的附图所示的实施方式详细地进行说明。其中，虽然以SRAM(Static Random Access Memory)为例进行说明，但本发明也能够应用于其他领域中。再有，在以下的说明中，为了方便说明而有时省略符号末尾([0]或[1]等)。

[0032] (实施方式1)

[0033] 与扫描路径试验方式对应的输入电路能够用作SRAM的写入数据输入电路。图1表示搭载于SRAM的存储器单元MC及写入电路的构成例。写入电路包括写入数据输入电路10、写入控制电路11和预充电电路12等。在此，参照图2对SRAM的写入动作进行说明。在到写入动作开始为止的期间内，由于字线WL的电压电平及写入控制信号WE的信号电平变成低电平，故存储器单元MC的存取晶体管TAT、TAB及写入控制电路11的写入控制晶体管TWT、TWB为截止状态。另一方面，由于预充电控制信号PC的信号电平变为低电平，故预充电晶体管TPT、TPB为导通状态。由此，位线BL、NBL的电压电平被保持在高电平。若开始写入动作，则预充电控制信号PC的信号电平从低电平向高电平变化，预充电晶体管TPT、TPB变为截止状态。再有，字线WL的电压电平及写入控制信号WE的信号电平从低电平向高电平变化，存取晶体管TAT、TAB及写入控制晶体管TWT、TWB变为导通状态。进而，写入数据输入电路10根据写入数据屏蔽(mask)信号NBE及写入数据信号DI，使写入位线WBL、NWBL的电压电平变化。写入数据屏蔽信号NBE及写入数据信号DI和写入位线WBL、NWBL的真值表如图3。由于写入控制晶体管TWT、TWB为导通状态，故写入位线WBL、NWBL的电压变化被分别传递到位线BL、NBL。再有，由于存取晶体管TAT、TAB为导通状态，故根据位线BL、NBL的电压变动，将位数据(“1”或“0”)写入存储器单元MC中。

[0034] 《输入电路》

[0035] 图4表示实施方式1的输入电路的构成例。图4所示出的输入电路能够用作图1所示出的SRAM的写入数据输入电路10。该输入电路按写入位线WBL、NWBL的每个组合来设置，具备组合电路101、扫描触发器电路102和锁存电路103。在此，举例与写入位线WBL[0]、NWBL[0]对应的输入电路来说明。组合电路101根据写入数据信号DI[0]及写入屏蔽信号NBE[0](第1及第2输入信号)，生成内部数据信号ID、NID(第1及第2内部信号)。扫描触发器电路102有选择地取入扫描输入信号(scan in signal)SI[0]及内部数据信号ID并加以保持。再有，扫描触发器电路102基于取入并加以保持的信号，生成应向写入位线NWBL[0]输出的输出信号(第1输出信号)及扫描输出信号(scan out signal)SO[0]。锁存电路103将内部数据信号NID取入并加以保持。还有，锁存电路103基于取入并加以保持的内部数据信号NID，生成应向写入位线WBL[0]输出的输出信号(第2输出信号)。另外，对于与写入位线WBL[1]、NWBL[1]对应的输入电路来说也是同样的。

[0036] 《组合电路》

[0037] 组合电路101也可以包括反相器111和NOR电路112、113。反相器111使写入数据信号DI[0]反转。NOR电路112将反相器111的输出信号(即、写入数据信号DI[0]的反转信号)与写入数据屏蔽信号NBE[0]的“非或”作为内部信号ID来输出。NOR电路113将写入数据信号DI[0]与写入数据屏蔽信号NBE[0]的“非或”作为内部数据信号NID来输出。这样，内部数据信号NID[0]相当于内部数据信号ID[0]的反转信号。

[0038] 《扫描触发器电路》

[0039] 扫描触发器电路102也可以包括输入切换部121、122、主锁存器ML、通路晶体管(pass transistor)123、从锁存器SL和反相器124。输入切换部121响应移位时钟SCK及反转移位时钟NSCK，对是否取入扫描输入信号SI[0]进行切换。输入切换部122响应数据锁存时钟(data latch clock)DCK及反转数据锁存时钟NDCK，对是否取入内部数据信号ID进行切换。主锁存器ML根据输入切换部121、122的取入动作，保持扫描输入信号SI[0]及内部数据信号ID的一方。主锁存器ML所保持的信号被供给至写入位线NWBL[0]。通路晶体管123响应俘获/移位时钟CCK及反转俘获/移位时钟NCCK而对是否将主锁存器ML的输出信号传递至从锁存器SL进行切换。从锁存器SL保持通过通路晶体管123传递的主锁存器ML的输出信号。反相器124使从锁存器SL的输出信号反转后作为扫描输出信号SO[0]输出。扫描输出信号SO[0]作为扫描输入信号SI[1]而被供给至后级的扫描触发器电路102(与写入位线NWBL[1]对应的扫描触发器电路102)。再有，后级的扫描触发器电路102的扫描输出信号SO[1]也作为扫描输入信号而被供给至进一步后级的扫描触发器电路。

[0040] 《锁存电路》

[0041] 锁存电路103也可以包括输入切换部131和锁存器132。输入切换部131响应数据锁存时钟DCK及反转数据锁存时钟NDCK，对是否取入内部数据信号NID进行切换。锁存器132保持通过输入切换部131而被取入的内部数据信号NID。由锁存器132保持的信号被供给至写入位线WBL[0]。

[0042] 〔动作〕

[0043] 接着，参照图5对图4所示出的输入电路的动作进行说明。

[0044] 写入周期期问(写入使能信号WE_ENABLE的信号电平为高电平的期间)中，在控制时钟CLK的逻辑电平为低电平的情况下，输入切换部122变为导通状态，根据内部数据信号ID更新主锁存器ML的内部节点(与输入切换部121、122的输出端子连接的内部节点)。接下来，若控制时钟CLK的逻辑电平为高电平，则输入切换部122变为非导通状态，主锁存器ML保持数据(被取入的信号)。

[0045] 然后，在俘获周期期间(俘获使能信号CAPTURE_ENABLE的信号电平为高电平的期间)中，在控制时钟CLK的逻辑电平为低电平的情况下输入切换部122成为导通状态，根据内部数据信号ID更新主锁存器ML的内部节点。接着，若控制时钟CLK的逻辑电平变为高电平，则输入切换部122成为非导通状态，主锁存器ML保持数据(被取入的信号)。再有，通路晶体管123成为导通状态，根据主锁存器ML的输出信号来更新从锁存器SL的保持数据。

[0046] 接下来，在移位周期期间(移位使能信号SHIFT_ENABLE的信号电平为高电平的期间)中，在控制时钟CLK的逻辑电平为低电平的情况下，输入切换部122成为非导通状态并且输入切换部121成为导通状态，根据扫描输入信号SI[0]来更新主锁存器ML的内部节点。接着，若控制时钟CLK的逻辑电平变为高电平，则输入切换部121成为非导通状态，主锁存器ML保持数据(被取入的信号)。再有，通路晶体管123成为导通状态，根据主锁存器ML的输出信号来更新从锁存器SL的保持数据。

[0047] 另外，反转数据锁存时钟NDCK、反转俘获/移位时钟NCCK、及反转移位时钟NSCK也可以由时钟生成电路100来生成。时钟生成电路100通过使数据锁存时钟DCK、俘获/移位时钟CCK、及移位时钟SCK分别反转来生成反转数据锁存时钟NDCK、反转俘获/移位时钟NCCK、及反转移位时钟NSCK。再有，也可以基于控制时钟CLK、写入使能信号WE_ENABLE、俘获使能信号CAPTURE_ENABLE、及移位使能信号SHIFT_ENABLE来生成数据锁存器时钟DCK、俘获/移位时钟CCK、及移位时钟SCK。

[0048] 〔比较例〕

[0049] 在此，参照图6对输入电路的比较例1进行说明。图6所示出的输入电路按写入位线WBL、NWBL的每个组合设置，具备与写入位线WBL、NWBL分别对应的2个扫描触发器电路801、801、和组合电路802。再有，由时钟生成电路800生成反转数据锁存时钟NDCK、反转俘获/移位时钟NCCK、及反转移位时钟NSCK。图7表示图6所示出的输入电路的动作。在图6所示出的输入电路中，扫描输出信号SO[0]作为扫描输入信号SI[1]而被供给，扫描输出信号SO[1]作为扫描输入信号SI[2]而被供给，扫描输出信号SO[2]作为扫描输入信号SI[3]而被供给。再有，扫描输出信号SO[3]也作为扫描输入信号而被供给至后级的扫描触发器电路。

[0050] 在图6所示出的输入电路中，为了可观测写入数据屏蔽信号NBE及写入数据信号DI，将分别取入写入数据屏蔽信号NBE及写入数据信号DI并加以保持的2个锁存电路置换成2个扫描触发器电路801、801。即、按每条写入位线(即、按每条输出信号线)来设置扫描触发器电路801。

[0051] 另一方面，在图4所示出的输入电路中，在扫描触发器电路102及锁存电路103的前级设置组合电路101，由组合电路101生成的内部数据信号ID、NID中的一方(在此为内部数据信号ID)被供给至扫描触发器电路102。由此，既可以抑制故障检测率的下降、又可以削减扫描触发器电路的个数。

[0052] 如上，由于既可抑制故障检测率的下降、又可削减扫描触发器电路的个数，故可减低输入电路的电路规模。再有，由于可削减输入电路的零件件数，故可减低输入电路的耗电。进而，由于图4所示出的输入电路中利用的时钟的数量(种类)也可以是与图6所示出的输入电路相同的数量，故可抑制布线通道的经常开支。

[0053] (实施方式2)

[0054] 图8表示实施方式2的输入电路的构成例。该输入电路按写入位线WBL、NWBL的每个组合设置，具备组合电路101和扫描触发器电路202。扫描触发器电路202包括主锁存电路203和从锁存电路204。主锁存电路203有选择地取入扫描输入信号SI[0]及由组合电路101生成的内部数据信号ID并加以保持。再有，主锁存电路203基于取入并加以保持的信号来生成应向写入位线NWBL[0]输出的输出信号(第1输出信号)及中间信号SM[0]。从锁存电路204有选择地取入中问信号SM[0]及由组合电路101生成的内部数据信号NID并加以保持。再有，从锁存电路204基于取入并加以保持的信号来生成应向写入位线WBL[0]输出的输出信号(第2输出信号)及扫描输出信号SO[0]。

[0055] 主锁存电路203也可以包括图4所示出的输入切换部121、122及主锁存器ML。在此，输入切换部122响应数据锁存时钟DCK0及反转数据锁存时钟NDCK0，对是否取入内部数据信号ID进行切换。从锁存电路204也可以包括图4所示出的通路晶体管123、从锁存器SL、及反相器124和输入切换部211。输入切换部211响应数据锁存时钟DCK1及反转数据锁存时钟NDCK1，对是否取入由组合电路101生成的内部数据信号NID进行切换。这样，在图8所示出的输入电路中，扫描触发器电路202的从锁存电路204被用作图4所示出的锁存电路103。另外，反转数据锁存时钟NDCK0、NDCK1、反转俘获/移位时钟NCCK、及反转移位时钟NSCK也可以由时钟生成电路200来生成。再有，数据锁存时钟DCK0、DCK1也可以基于控制时钟CLK、写入使能信号WE_ENABLE、俘获使能信号CAPTURE_ENABLE、及移位使能信号SHIFT_ENABLE而生成。

[0056] 图9表示图8所示出的输入电路的动作。数据锁存时钟DCK0相当于图4及图5所示出的数据锁存时钟DCK。在除了移位周期期间以外的期间(移位使能信号SHIFT_ENABLE的信号电平为低电平的期间)中，若控制时钟CLK的逻辑电平变为低电平，则数据锁存时钟DCK0的信号电平变成低电平。在移位周期期间(移位使能信号SHIFT_ENABLE的信号电平为高电平的期间)中，数据锁存时钟DCK0的信号电平为高电平。另一方面，在除了俘获周期期间及移位周期期间以外的期间(俘获使能信号CAPTURE_ENABLE及移位使能信号SHIFT_ENABLE双方的信号电平为低电平的期间)中，若控制时钟CLK的逻辑电平变为低电平，则数据锁存时钟DCK1的信号电平变为低电平。在俘获周期期间及移位周期期间(俘获使能信号CAPTURE_ENABLE及移位使能信号SHIFT_ENABLE的至少一方的信号电平为高电平的期问)中，数据锁存时钟DCK1的信号电平为高电平。这样，通过控制数据锁存时钟DCK0、DCK1，从而可实现与图4所示出的输入电路同样的动作。

[0057] 如上，在图8所示出的输入电路中，由于可将扫描触发器电路202的从锁存电路204用作图4所示出的锁存电路103，故与图4所示出的输入电路相比，可减低电路规模及耗电。

[0058] (实施方式2的变形例)

[0059] 如图10所示，主锁存电路203及从锁存电路204也可以分别取代输入切换部122、211而包括输入切换部122a、211a。输入切换部122a由根据数据锁存时钟DCK0及反转数据锁存时钟NDCK0来切换导通/非导通的通路晶体管构成，输入切换部211a由根据数据锁存时钟DCK1及反转数据锁存时钟NDCK1来切换导通/非导通的通路晶体管构成。该情况下，组合电路101也可以取代NOR电路112、113而包括NAND电路112a、113a。通过这样构成，从而可缩短写入数据的设立时间(从输入写入数据屏蔽信号NBE及写入数据信号DI到写入位线WBL、NWBL的电压电平确定为止所需的时间)。另外，图4所示出的输入切换部122、
131也可以由根据数据锁存时钟DCK及反转数据锁存时钟NDCK来切换导通/非导通的通路晶体管构成。

[0060] 再有，在图4中，组合电路101也可以被包含在包括扫描触发器电路102及锁存电路103的模块中，也可以设置在包括扫描触发器电路102及锁存电路103的模块的外部。与此同样地，在图8中，组合电路101也可以被包含在包括扫描触发器电路202的模块中，也可以设置在包括扫描触发器电路202的模块的外部。

[0061] 还有，在图8所示出的从锁存电路204中，也可以在通路晶体管123与从锁存器SL的内部节点n2之间设置1个或多个缓存器。通过这样构成，从而可确保对从锁存器SL的保持错误的容限。

[0062] (实施方式3)

[0063] 图11表示实施方式3的输入电路的构成例。图11所示出的输入电路能够用作SRAM的地址输入电路。该输入电路具备预解码器301(组合电路)、扫描触发器电路302和锁存电路303、304、305。预解码器301根据输入地址信号AD[0]、AD[1](第1及第2输入信号)，生成内部解码信号IDEC[0]～IDEC[3](第1～第4内部信号)。扫描触发器电路302有选择地取入扫描输入信号SI及内部解码信号IDEC[0]并加以保持。再有，扫描触发器电路302基于取入并加以保持的信号来生成预解码地址信号NPDEC[0](第1输出信号)及扫描输出信号SO。锁存电路303～305分别取入内部解码信号IDEC[1]～IDEC[3]并加以保持。再有，锁存电路303～305分别基于取入并加以保持的内部解码信号IDEC[1]～IDEC[3]，生成预解码地址信号NPDEC[1]～NPDEC[3](第2～第4输出信号)。

[0064] 《预解码器》

[0065] 预解码器301也可以包括反相器311、312、NAND电路313、314、315、316。反相器311使输入地址信号AD[1]反转。反相器312使输入地址信号AD[0]反转。NAND电路313将反相器311、312的输出信号(即、输入地址信号AD[0]、AD[1]的反转信号)的“非与”作为内部解码信号IDEC[0]输出。NAND电路314将反相器312的输出信号(即、输入地址信号AD[0]的反转信号)与输入地址信号AD[1]的“非与”作为内部解码信号IDEC[1]输出。
NAND电路315将输入地址信号AD[0]与反相器311的输出信号(即、输入地址信号AD[1]的反转信号)的“非与”作为内部解码信号IDEC[2]输出。NAND电路316将输入地址信号AD[0]、AD[1]的“非与”作为内部解码信号IDEC[3]输出。

[0066] 《扫描触发器电路》

[0067] 扫描触发器电路302也可以包括输入切换部321、322、主锁存器ML、通路晶体管323、从锁存器SL和反相器324。输入切换部321响应移位时钟SCK及反转移位时钟NSCK，对是否取入扫描输入信号SI[0]进行切换。输入切换部322响应数据锁存时钟DCK及反转数据锁存时钟NDCK，对是否取入内部解码信号IDEC[0]进行切换。主锁存器ML根据输入切换部321、322的取入动作，保持扫描输入信号SI[0]及内部解码信号IDEC[0]的一方。主锁存器ML所保持的信号作为预解码地址信号NPDEC[0]而被供给至预解码地址信号线。通路晶体管323响应俘获/移位时钟CCK及反转俘获/移位时钟NCCK，对是否将主锁存器ML的输出信号传递至从锁存器SL进行切换。从锁存器SL保持通过通路晶体管323而被传递的主锁存器ML的输出信号。反相器324使从锁存器SL的输出信号反转后作为扫描输出信号SO[0]输出。另外，也可以由时钟生成电路300来生成反转数据锁存时钟NDCK、反转俘获/移位时钟NCCK、及反转移位时钟NSCK。

[0068] 《锁存电路》

[0069] 锁存电路303也可以包括输入切换部331和锁存器332。输入切换部331响应数据锁存时钟DCK及反转数据锁存时钟NDCK，对是否取入内部解码信号IDEC[1]进行切换。锁存器332保持通过输入切换部331而被取入的内部解码信号IDEC[1]。由锁存器332保持的信号作为预解码地址信号NPDEC[1]而被供给至预解码地址信号线。对于锁存电路304、305的构成而言也是同样的。

[0070] 〔比较例〕

[0071] 在此，参照图12，对输入电路的比较例2进行说明。图12所示出的输入电路具备与输入地址信号AD[0]、AD[1]分别对应地设置的2个扫描触发器电路901、901、和预解码器902。预解码器902根据由扫描触发器电路901、901生成的内部地址信号IAD[0]、IAD[1]、NIAD[0]、NIAD[1]，生成预解码地址信号NPDEC[0]～NPDEC[3]。再有，由时钟生成电路900生成反转数据锁存时钟NDCK、反转俘获/移位时钟NCCK、及反转移位时钟NSCK。

[0072] 若将图11所示出的输入电路和图12所示出的输入电路(输入电路的比较例2)进行比较的话，则在图11所示出的输入电路中，由于可将预解码器301所包含的反相器311、312及NAND电路313～316作为扫描触发器电路302及锁存电路303～305的输入缓存器来利用，故和图12所示出的输入电路(输入电路的比较例2)相比，可进一步削减自输入地址信号AD[0]、AD[1]被输入到输出预解码地址信号NPDEC[0]～NPDEC[3]为止的信号路径中的门级数。由此，可缩短地址的设立时间(自输入地址信号AD[0]、AD[1]被输入到预解码地址信号NPDEC[0]～NPDEC[3]被输出为止所需的时间)。

[0073] 如上，与按每条输出信号线(在此为按每条预解码地址信号线)设置扫描触发器电路的情况相比，由于既可抑制故障检测率的下降又能削减扫描触发器电路的个数，故可减低输入电路的电路规模。再有，由于可削减输入电路的零件件数，故可减低输入电路的耗电。进而，与图12所示出的输入电路(输入电路的比较例2)相比，由于可缩短地址的设立时间，故可实现输入电路の动作的高速化。

[0074] (实施方式4)

[0075] 图13表示实施方式4的输入电路的构成例。该输入电路具备预解码器301和触发器402-1、402-2。触发器402-1、402-2分别包括主锁存电路403-1、403-2和从锁存电路404-1、404-2。

[0076] 主锁存电路403-1(第1主锁存电路)有选择地取入扫描输入信号SI[0]及内部解码信号IDEC[0]并加以保持，基于取入并保持的信号来生成预解码地址信号NPDEC[0](第1输出信号)及中间信号SM[0](第1中间信号)。从锁存电路404-1(第1从锁存电路)有选择地取入中间信号SM[0]及内部解码信号IDEC[1]并加以保持，基于取入并保持的信号来生成预解码地址信号NPDEC[1](第2输出信号)及扫描输出信号SO[0]。

[0077] 主锁存电路403-2(第2主锁存电路)有选择地取入扫描输入信号SI[1]及内部解码信号IDEC[2]并加以保持，基于取入并保持的信号来生成预解码地址信号NPDEC[2](第3输出信号)及中间信号SM[1](第2中间信号)。从锁存电路404-2(第2从锁存电路)有选择地取入中间信号SM[1]及内部解码信号IDEC[3]并加以保持，基于取入并保持的信号来生成预解码地址信号NPDEC[3](第4输出信号)及扫描输出信号SO[1]。

[0078] 主锁存电路403-1也可以包括图11所示出的输入切换部321、322及主锁存器ML。在此，输入切换部322响应数据锁存时钟DCK0及反转数据锁存时钟NDCK0，对是否取入内部解码信号IDEC[0]进行切换。从锁存电路404-1也可以包括图11所示出的通路晶体管
323、从锁存器SL、及反相器324和输入切换部411。输入切换部411响应数据锁存时钟DCK1及反转数据锁存时钟NDCK1，对是否取入由预解码器301生成的内部解码信号IDEC[1]进行切换。这样，在图13所示出的输入电路中，扫描触发器电路402-1所包含的从锁存电路
404-1被用作图11所示出的锁存电路303。对于扫描触发器电路402-2而言也是同样的。
其中，也可以由时钟生成电路400来生成反转数据锁存时钟NDCK0、NDCK1、反转俘获/移位时钟NCCK、及反转移位时钟NSCK。

[0079] 如上，在图13所示出的输入电路中，由于扫描触发器电路402-1、402-2的从锁存电路404-1、404-2可用作图11所示出的锁存电路303、305，故与图11所示出的输入电路相比，可进一步减低电路规模及耗电。

[0080] (实施方式5)

[0081] 图14表示实施方式5的输入电路的构成例。该输入电路具备输入处理电路501、扫描触发器电路502-1、502-2和预解码器505。扫描触发器电路502-1、502-2分别包括主锁存电路503-1、503-2和从锁存电路504-1、504-2。

[0082] 输入处理电路501根据输入地址信号AD[0]、AD[1]，分别生成反转输入地址信号NAD[0]、NAD[1]，并供给输入地址信号AD[0]、AD[1]及反转输入地址信号NAD[0]、NAD[1]。

[0083] 主锁存电路503-1(第1主锁存电路)有选择地取入扫描输入信号SI[0]及反转输入地址信号NAD[0]并加以保持，基于取入并保持的信号来生成内部地址信号NIAD[0]及中间信号SM[0]。从锁存电路504-1(第1从锁存电路)有选择地取入中间信号SM[0]及输入地址信号AD[0]并加以保持，基于取入并保持的信号来生成内部地址信号IAD[0]及扫描输出信号SO[0]。内部地址信号NIAD[0]相当于内部地址信号IAD[0]的反转信号。

[0084] 主锁存电路503-2(第2主锁存电路)有选择地取入扫描输入信号SI[1]及反转输入地址信号NAD[1]并加以保持，基于取入并保持的信号来生成内部地址信号NIAD[1]及中间信号SM[1]。从锁存电路504-2(第2从锁存电路)有选择地取入中问信号SM[1]及输入地址信号AD[1]并加以保持，基于取入并保持的信号来生成内部地址信号IAD[1]及扫描输出信号SO[1]。内部地址信号NIAD[1]相当于内部地址信号IAD[1]的反转信号。

[0085] 主锁存电路503-1也可以包括输入切换部521、522和主锁存器ML。输入切换部521响应移位时钟SCK及反转移位时钟NSCK，对是否取入扫描输入信号SI[0]进行切换。
输入切换部522响应数据锁存时钟DCK0及反转数据锁存时钟NDCK0，对是否取入反转输入地址信号NAD[0]进行切换。主锁存器ML根据输入切换部521、522的取入动作，保持扫描输入信号SI[0]及反转输入地址信号NAD[0]的一方。主锁存器ML所保持的信号作为内部地址信号NIAD[0]而被供给。从锁存电路504-1也可以包括通路晶体管523、从锁存器SL、反相器524和输入切换部525。通路晶体管523响应俘获/移位时钟CCK及反转俘获/移位时钟NCCK，对是否将主锁存器ML的输出信号传递至从锁存器SL进行切换。输入切换部
525响应数据锁存时钟DCK1及反转数据锁存时钟NDCK1，对是否取入输入地址信号AD[0]进行切换。从锁存器SL根据通路晶体管523及输入切换部525的取入动作，保持主锁存器ML的输出信号及输入地址信号AD[0]的一方。反相器524使从锁存器SL的输出信号反转后作为扫描输出信号SO[0]输出。从锁存器SL所保持的信号被作为内部地址信号IAD[0]来供给。对于扫描触发器电路502-2而言也是同样的。

[0086] 如果对图14所示出的输入电路与图12所示出的输入电路(输入电路的比较例2)进行比较的话，则在图12所示出的输入电路中，扫描触发器电路901的输出端子(输出内部地址信号NIAD[0]、NIAD[1]的输出端子)的负荷大，在内部地址信号NIAD[0]、NIAD[1]的变化速度慢的情况下，被传递至紧要通路(critical path)的内部地址信号IAD[0]、IAD[1]的变化速度也变慢。另一方面，在图14所示出的输入电路中，从扫描触发器电路502-1输出的内部地址信号IAD[0]、IAD[1]不会受到扫描触发器电路502-1的输出端子(输出内部地址信号NAID[0]、NIAD[1]的输出端子)的负荷的影响，因此可使被传递至紧要通路的内部地址信号IAD[0]、IAD[1]的变化速度高速化。

[0087] 如上，与按每条输出信号线(在此为按每条预解码地址信号线)来设置扫描触发器电路的情况相比，由于既可以抑制故障检测率的下降、又能削减扫描触发器电路的个数，故可减低输入电路的电路规模。再有，由于可削减输入电路的零件件数，故可减低输入电路的耗电。进而，与图12所示出的输入电路(输入电路的比较例2)，可使内部地址信号IAD[0]、IAD[1]的变化速度高速化。

[0088] (其他实施方式)

[0089] 在以上的说明中，也可以将构成主锁存器ML的反馈元件INV置换成图15或图16所示出的电路。通过将图15或图16所示出的电路作为反馈元件INV来利用，从而可抑制数据冲突，因此可减低耗电，并且可提高动作的稳定性。

[0090] -工业实用性-

[0091] 如以上所说明过的，由于上述的输入电路既可以抑制故障检测率的下降、又能减低电路规模及耗电，故在采用了扫描路径试验方式的半导体集成电路(例如、SRAM等)中是有用的。

[0092] -符号说明-

[0093] 101 组合电路

[0094] 102、302 扫描触发器电路

[0095] 103、303、304、305 锁存电路

[0096] 202、402-1、402-2 扫描触发器电路

[0097] 203、403-1、403-2 主锁存电路

[0098] 204、404-1、404-2 从锁存电路

[0099] 301 预解码器(组合电路)

[0100] 501 输入处理电路

[0101] 502-1、502-2 扫描触发器电路

[0102] 503-1、503-2 主锁存电路

[0103] 504-1、504-2 从锁存电路

[0104] 505 预解码器(组合电路)