形成FinFET的方法

摘要

本发明公开了一种形成FinFET的方法，该方法通过刻蚀一定厚度的硬掩膜形成暴露半导体基底的凹陷，并通过外延在凹陷中形成半导体鳍状物，是以无需通过刻蚀半导体基底形成半导体鳍状物，因此避免了现有技术中刻蚀半导体基底形成半导体鳍状物时其表面形貌粗糙度较高，对硅结晶产生破坏的问题，并且简化了制造工艺流程，与现有的CMOS工艺相融合，节省了生产成本。

权利要求

1.一种形成FinFET方法，包括：

提供半导体基底，所述半导体基底上预定有有源区，且所述预定义的有源区中预定义有半导体鳍状物的位置；

在所述半导体基底上依次形成有衬垫氧化层和硬掩膜层；

依次刻蚀所述衬垫氧化层和硬掩膜层，以在所述预定的有源区两侧的半导体基底中形成浅沟槽；

在所述半导体基底上沉积介电材料，并进行化学机械研磨，以使所述介电材料表面与所述硬掩膜表面齐平；

在所述硬掩膜层上形成图案化的光阻胶层，图案化的光阻胶层窗口对应于所述预定义的半导体鳍状物位置；

以所述图案化的光阻胶层为屏蔽，依次刻蚀硬掩膜层以及衬垫氧化层，以形成凹陷，所述凹陷底部暴露所述半导体基底表面；

通过外延，在所述凹陷底部暴露的半导体基底表面处形成半导体层，所述半导体层填充所述凹陷；

依次刻蚀去除所述硬掩膜层和衬垫氧化层，并刻蚀去除位于半导体基底表面之上部分的介电材料，以暴露的所述半导体层为半导体鳍状物；

在所述半导体鳍状物表面热氧化形成栅介质层；

在半导体基底上沉积多晶硅层，形成垂直于半导体鳍状物延伸方向的栅极。

2.根据权利要求1所述的方法，其特征在于，所述凹陷的深度为5nm至60nm。

3.根据权利要求1所述的方法，其特征在于，所述图案化的光阻胶层窗口的宽度为5nm至30nm。

4.根据权利要求1所述的方法，其特征在于，采用干法刻蚀去除所述硬掩膜，所述干法刻蚀的参数包括，以二氟甲烷、六氟化硫、氮气以及氦气为刻蚀气体，电源功率为550至650瓦，偏压为55至65瓦，压力为2至10mTorr。

5.根据权利要求1所述的方法，其特征在于，所述半导体基底的材料为单晶硅，所述半导体层的材料为单晶硅或掺杂的单晶硅，所述外延形成半导体层的温度为600至800摄氏度。

说明书

形成FinFET的方法

技术领域

[0001] 本申请涉及半导体制造领域，尤其涉及一种形成FinFET（FinField-effecttransistor，鳍式场效晶体管）的方法。

背景技术

[0002] 随着半导体技术的发展，作为其发展标志之一的金属氧化物半导体晶体管(MOSFET)的特征尺寸一直遵循摩尔定律不断缩小。为了适应集成电路小型化和高性能的要求，近些年来，三维集成技术得到广泛重视，以MOS为例，即发展出水平多面栅结构、纵向多面栅结构等三维结构。

[0003] 三维结构的多面栅MOSFET可根据栅与衬底平行或是垂直的位置关系直观的分为水平多面栅MOSFET(Planar DG)以及纵向多面栅MOSFET。另外，根据电流流向与衬底的关系纵向多面栅MOSFET又分为FinFET（FinField-effecttransistor，鳍式场效晶体管）结构(电流方向平行于衬底)和Sidewall结构(电流方向垂直于衬底)。

[0004] 图1a~图1d示出了典型的FinFET结构制造流程，如图1a所示，提供半导体基底10，所述半导体基底10上预定义有多个半导体鳍状物位置，在半导体基底10上依次形成衬垫氧化层11和硬掩膜层（未示出），图案化硬掩膜层，使图案化的硬掩膜层12对应覆盖于所述预定义的多个半导体鳍状物位置；如图1b所示，以所述图案化的硬掩膜层12为屏蔽，刻蚀所述半导体基底10，以形成半导体鳍状物13，并在各个半导体鳍状物13之间形成凹陷14；如图1c所示，去除硬掩膜层及衬垫氧化物层，以介电材料15，如高密度等离子体（HDP）氧化物、四乙氧基硅烷（TEOS）氧化物等，填充凹陷14；如图1d所示，回刻所述填充于所述凹陷14的介电材料，以暴露预定高度的半导体鳍状物13，并在所述半导体鳍状物13表面热氧化形成栅介质层16，最后沉积多晶硅层17，以在半导体基底10上形成垂直于所述半导体鳍状物13延伸方向的栅极17。

[0005] 在FinFET结构的实际制造过程中，半导体基底10的材料一般为单晶硅，进行刻蚀形成半导体鳍状物时容易对单晶硅的结晶结构产生破坏，进而产生缺陷，使得载流子迁移率变低，且由于刻蚀的难以精确控制，半导体鳍状物形成时的表面（即刻蚀后的表面）粗糙度较高，进而导致其表面上形成的栅介质层中存在电荷捕获陷阱，进而影响器件性能。再者，在现有的FinFET结构的制造方法中，工艺流程过于繁琐，因此，如何简化其工艺流程，与现有CMOS工艺融合也是亟待解决的问题。

发明内容

[0006] 鉴于现有技术的缺陷，本发明提供一种形成FinFET的方法，在简化了现有工艺流程的同时，避免了在形成半导体鳍状物时其表面形貌粗糙度较高，对硅结晶产生破坏的问题。

[0007] 本发明采用的技术手段如下：一种形成FinFET的方法，包括：

[0008] 提供半导体基底，所述半导体基底上预定有有源区，且所述预定义的有源区中预定义有半导体鳍状物的位置；

[0009] 在所述半导体基底上依次形成有衬垫氧化层和硬掩膜层；

[0010] 在所述硬掩膜层上形成图案化的光阻胶层，图案化的光阻胶层窗口对应于所述预定义的半导体鳍状物位置；

[0011] 以所述图案化的光阻胶层为屏蔽，依次刻蚀硬掩膜层以及衬垫氧化层，以形成凹陷，所述凹陷底部暴露所述半导体基底表面；

[0012] 通过外延，在所述凹陷底部暴露的半导体基底表面处形成半导体层，所述半导体层填充所述凹陷；

[0013] 依次刻蚀去除所述硬掩膜层和衬垫氧化层，以暴露的所述半导体层为半导体鳍状物；

[0014] 在所述半导体鳍状物表面热氧化形成栅介质层；

[0015] 在半导体基底上沉积多晶硅层，形成垂直于半导体鳍状物延伸方向的栅极。

[0016] 进一步，在所述半导体基底上依次形成有衬垫氧化层和硬掩膜层之后，形成所述窗口对应于所述预定义的半导体鳍状物位置的图案化光阻胶之前，还包括刻蚀形成浅沟槽隔离的步骤，该步骤包括：

[0017] 依次刻蚀所述衬垫氧化层和硬掩膜层，以在所述预定的有源区两侧的半导体基底中形成浅沟槽；

[0018] 在所述半导体基底上沉积介电材料，并进行化学机械研磨，以使所述介电材料表面与所述硬掩膜表面齐平；

[0019] 在刻蚀所述衬垫氧化层时，还包括刻蚀去除位于所述半导体基底表面之上部分的所述介电材料的步骤。

[0020] 进一步，所述凹陷的深度为5nm至60nm。

[0021] 进一步，所述图案化的光阻胶层窗口的宽度为5nm至30nm。

[0022] 进一步，采用干法刻蚀去除所述硬掩膜，所述干法刻蚀的参数包括，以二氟甲烷、六氟化硫、氮气以及氦气为刻蚀气体，电源功率为550至650瓦，偏压为55至65瓦，压力为2至10mTorr。

[0023] 进一步，所述半导体基底的材料为单晶硅，所述半导体层的材料为单晶硅或掺杂的单晶硅，所述外延形成半导体层的温度为600至800摄氏度。

[0024] 采用本发明提供的形成FinFET的方法，无需通过刻蚀半导体基底形成半导体鳍状物，因此避免了现有技术中刻蚀半导体基底形成半导体鳍状物时其表面形貌粗糙度较高，对硅结晶产生破坏的问题，并且简化了制造工艺流程，与现有的CMOS工艺相融合，节省了生产成本。

附图说明

[0025] 图1a~图1d为现有技术形成FinFET方法的结构流程示意图；

[0026] 图2为本发明公开的一种形成FinFET的方法流程图；

[0027] 图3a~图3g为本发明一种形成FinFET方法的结构流程示意图。

具体实施方式

[0028] 以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

[0029] 如图2所示，本发明提供了一种形成FinFET的方法，步骤包括：

[0030] 提供半导体基底，所述半导体基底上预定有有源区，且所述预定义的有源区中预定义有半导体鳍状物的位置；

[0031] 在所述半导体基底上依次形成有衬垫氧化层和硬掩膜层；

[0032] 在所述硬掩膜层上形成图案化的光阻胶层，图案化的光阻胶层窗口对应于所述预定义的半导体鳍状物位置；

[0033] 以所述图案化的光阻胶层为屏蔽，依次刻蚀硬掩膜层以及衬垫氧化层，以形成凹陷，所述凹陷底部暴露所述半导体基底表面；

[0034] 通过外延，在所述凹陷底部暴露的半导体基底表面处形成半导体层，所述半导体层填充所述凹陷；

[0035] 依次刻蚀去除所述硬掩膜层和衬垫氧化层，以暴露的所述半导体层为半导体鳍状物；

[0036] 在所述半导体鳍状物表面热氧化形成栅介质层；

[0037] 在半导体基底上沉积多晶硅层，形成垂直于半导体鳍状物延伸方向的栅极。

[0038] 作为本发明的一种典型实施例，以下结合附图3a~3g对本发明的技术手段进行详细阐述。

[0039] 如图3a所示，提供半导体基底20，其材料优选为单晶硅，半导体基底20上预定有有源区（未标示），且预定义的有源区中预定义有半导体鳍状物的位置（未示出）；在半导体基底20上依次形成有衬垫氧化层21和硬掩膜层22，其中硬掩膜层22的材料优选为氮化硅，并优选采用干法刻蚀刻蚀硬掩膜22，干法刻蚀的参数包括，以二氟甲烷、六氟化硫、氮气以及氦气为刻蚀气体，电源功率为550至650瓦，偏压为55至65瓦，压力为2至10mTorr；

[0040] 参照图3b，依次刻蚀衬垫氧化层21和硬掩膜层22，以在预定的有源区两侧的半导体基底20中形成浅沟槽23，该过程可通过先在硬掩膜层22上形成图案化光光阻胶然后以光阻胶为屏蔽刻蚀形成浅沟槽23，本领域技术人员还可通过其他惯用的技术手段实现，是以在此不再赘述；

[0041] 如图3c所示，在半导体基底20上沉积介电材料24，并进行化学机械研磨，以使介电材料24表面与硬掩膜22表面齐平，其中介电材料24可以为高密度等离子体（HDP）氧化物、四乙氧基硅烷（TEOS）氧化物等；

[0042] 在硬掩膜层22上形成图案化的光阻胶层，图案化的光阻胶层窗口对应于预定义的半导体鳍状物位置，在本实施例中，优选图案化的光阻胶层窗口的宽度为5nm至30nm；以图案化的光阻胶层为屏蔽，依次刻蚀硬掩膜层22以及衬垫氧化层21，以形成凹陷25，去除图案化的光阻胶层，参照图3d（其中光阻胶层未示出），其中，凹陷25底部暴露半导体基底20表面，本实施例中，凹陷的深度优选为5nm至60nm；

[0043] 如图3e所示，通过外延，在凹陷25底部暴露的半导体基底20表面处形成半导体层26，半导体层26填充凹陷25，其中半导体层26可以为单晶硅，也可以为掺杂后的单晶硅，其中，外延形成半导体层的温度为600至800摄氏度；

[0044] 参照图3f，依次刻蚀去除硬掩膜层22和衬垫氧化层21，并刻蚀去除位于半导体基底20表面之上部分的介电材料24，以暴露的半导体层26作为为半导体鳍状物26；

[0045] 如图3g所示，在半导体鳍状物26表面热氧化形成栅介质层27，在半导体基底28上沉积多晶硅层28，并形成垂直于半导体鳍状物延伸方向的栅极28，栅介质层27及栅极28的形成，本领域技术人员可通过现有工艺和惯用技术手段实现，在此不再赘述。

[0046] 综上所述，由于本发明通过刻蚀一定厚度的硬掩膜形成暴露半导体基底的凹陷，并通过外延在凹陷中形成半导体鳍状物，是以无需通过刻蚀半导体基底形成半导体鳍状物，因此避免了现有技术中刻蚀半导体基底形成半导体鳍状物时其表面形貌粗糙度较高，对硅结晶产生破坏的问题，并且简化了制造工艺流程，与现有的CMOS工艺相融合，节省了生产成本。

[0047] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。