NMOS晶体管及其形成方法、SRAM存储单元电路

摘要

一种NMOS晶体管及其形成方法、SRAM存储单元电路，所述NMOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构侧壁的侧墙，位于所述栅极结构两侧的半导体衬底内的源区和漏区，位于所述源区或漏区上的拉伸应力层。由于所述拉伸应力层位于源区上或位于漏区上，使得沟道区受到的拉伸应力不均匀对称，使得所述NMOS晶体管的不同电流方向的饱和源漏电流不同。利用所述NMOS晶体管作为SRAM存储单元电路的传输晶体管，从而在不降低SRAM存储单元的读取裕度的同时，提高SRAM存储单元的写入裕度，从而可以提高SRAM存储单元的读写稳定性。

权利要求

1.一种NMOS晶体管，其特征在于，包括：

半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构两侧的半导体衬底内的源区和漏区，位于所述源区或漏区上的拉伸应力层；位于所述源区、漏区和栅极结构表面的应力材料层，且仅位于所述源区或漏区上方的应力材料层具有拉伸应力，所述具有拉伸应力的应力材料层作为拉伸应力层。

2.如权利要求1所述的NMOS晶体管，其特征在于，所述拉伸应力层的材料为氮化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、碳化硅或氮氧化硅。

3.如权利要求1所述的NMOS晶体管，其特征在于，所述拉伸应力层的厚度范围为100埃～1000埃。

4.如权利要求1所述的NMOS晶体管，其特征在于，还包括：位于所述源区、漏区和栅极结构表面的刻蚀阻挡层，所述拉伸应力层位于所述源区或漏区上的刻蚀阻挡层表面。

5.如权利要求4所述的NMOS晶体管，其特征在于，所述刻蚀阻挡层的材料为氧化硅、氮化硅或氮氧化硅，且所述刻蚀阻挡层的材料与拉伸应力层的材料不同。

6.一种NMOS晶体管的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面形成栅极结构；

在所述栅极结构一侧的半导体衬底内形成源区，在所述栅极结构另一侧的半导体衬底内形成漏区；

在所述源区或漏区上形成拉伸应力层；

形成拉伸应力层的方法包括：

形成源区和漏区后，在所述源区、漏区和栅极结构表面形成刻蚀阻挡层；

在所述刻蚀阻挡层表面形成应力材料层；

对所述应力材料层进行应力处理；

对所述应力材料层进行刻蚀，在所述源区或漏区上的刻蚀阻挡层表面形成拉伸应力层；

或者，形成拉伸应力层的方法包括：

形成源区和漏区后，在所述源区、漏区和栅极结构表面形成刻蚀阻挡层；

在所述刻蚀阻挡层表面形成应力材料层；

对所述应力材料层进行应力处理；

对漏区或源区上的应力材料层和部分栅极结构表面的应力材料层注入重离子，使得位于漏区或源区上的应力材料层和部分栅极结构表面的应力材料层中的应力被释放，剩余的所述源区或漏区上的应力材料层形成拉伸应力层。

7.如权利要求6所述的NMOS晶体管的形成方法，其特征在于，形成所述刻蚀阻挡层和应力材料层的具体工艺为等离子体增强化学气相沉积工艺、低压化学气相沉积工艺或原子层沉积工艺。

8.如权利要求7所述的NMOS晶体管的形成方法，其特征在于，所述形成的应力材料层具有拉伸应力。

9.如权利要求6所述的NMOS晶体管的形成方法，其特征在于，所述应力材料层的厚度范围为100埃～1000埃。

10.如权利要求6所述的NMOS晶体管的形成方法，其特征在于，所述应力处理的方式包括紫外线照射、电子束照射或激光照射。

11.一种SRAM存储单元电路，其特征在于，包括：

第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管；

第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第四NMOS晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三NMOS晶体管的源极电连接，形成第一存储节点；

第三NMOS晶体管和第四NMOS晶体管的栅极与字线电连接；第三NMOS晶体管的漏极与第一位线电连接，第四NMOS晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接；

其中，所述第三NMOS晶体管和第四NMOS晶体管的源极对应的源区上不具有拉伸应力层，所述第三NMOS晶体管和第四NMOS晶体管的漏极对应的漏区上具有拉伸应力层。

12.如权利要求11所述的SRAM存储单元电路，其特征在于，所述拉伸应力层的材料为氮化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、碳化硅或氮氧化硅。

13.如权利要求11所述的SRAM存储单元电路，其特征在于，所述拉伸应力层的厚度范围为100埃～1000埃。

说明书

NMOS晶体管及其形成方法、SRAM存储单元电路

技术领域

[0001] 本发明涉及半导体制作领域，尤其涉及源/漏区应力不对称的NMOS晶体管及形成方法、具有高写入裕度的SRAM存储单元电路。

背景技术

[0002] 静态随机存储器（Static RandomAccess Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。

[0003] 图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。

[0004] 所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。

[0005] 第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。

[0006] 第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。

[0007] 所述6T结构的SRAM存储器的存储单元的工作原理是：

[0008] 读操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB施加高电平，由于第一存储节点11和第二存储节点12其中一个为低电平，电流从第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12，所述第一位线BL或第二位线BLB的电位降低，第一位线BL和第二位线BLB间电位产生电压差，当电压差达到一定值后打开灵敏度放大器（未图示），对电压进行放大，再送到输出电路（未图示），读出数据；

[0009] 写操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB对应的一个施加高电平，一个施加低电平，由于第一存储节点11和第二存储节点12其中一个为高电平，另一个为低电平，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB，使得高电平的第一存储节点11或第二存储节点12的电位降低，另一个低电平的第二存储节点12或第一存储节点11的电位提高，SRAM存储器单元存储新的数据。

[0010] 但随着CMOS工艺的工艺节点减小，工作电压降低，随机掺杂导致阈值电压变化增大，给SRAM的读取稳定性带来挑战。为了能使SRAM存储器能稳定地工作，需要提高SRAM存储器的读取裕度和写入裕度，因此如何提高SRAM存储器的读取裕度和写入裕度就成为本领域技术人员亟待解决的问题之一。

[0011] 更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。

发明内容

[0012] 本发明解决的问题是提供一种源/漏区应力不对称的NMOS晶体管及形成方法、具有高写入裕度的SRAM存储单元电路。

[0013] 为解决上述问题，本发明技术方案提供了一种NMOS晶体管，包括：

[0014] 半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构两侧的半导体衬底内的源区和漏区，位于所述源区或漏区上的拉伸应力层。

[0015] 可选的，所述拉伸应力层的材料为氮化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、碳化硅或氮氧化硅。

[0016] 可选的，所述拉伸应力层的厚度范围为100埃~1000埃。

[0017] 可选的，还包括：位于所述源区、漏区和栅极结构表面的刻蚀阻挡层，所述拉伸应力层位于所述源区或漏区上的刻蚀阻挡层表面。

[0018] 可选的，所述刻蚀阻挡层的材料为氧化硅、氮化硅或氮氧化硅，且所述刻蚀阻挡层的材料与拉伸应力层的材料不同。

[0019] 可选的，还包括：位于所述源区、漏区和栅极结构表面的应力材料层，且仅位于所述源区或漏区上方的应力材料层具有拉伸应力，所述具有拉伸应力的应力材料层作为拉伸应力层。

[0020] 本发明技术方案还提供了一种NMOS晶体管的形成方法，包括：提供半导体衬底，在所述半导体衬底表面形成栅极结构；在所述栅极结构一侧的半导体衬底内形成源区，在所述栅极结构另一侧的半导体衬底内形成漏区；在所述源区或漏区上形成拉伸应力层。

[0021] 可选的，形成拉伸应力层的方法包括：形成源区和漏区后，在所述源区、漏区和栅极结构表面形成刻蚀阻挡层；在所述刻蚀阻挡层表面形成应力材料层；对所述应力材料层进行应力处理；对所述应力材料层进行刻蚀，在所述源区或漏区上的刻蚀阻挡层表面形成拉伸应力层。

[0022] 可选的，形成拉伸应力层的方法包括：形成源区和漏区后，在所述源区、漏区和栅极结构表面形成刻蚀阻挡层；在所述刻蚀阻挡层表面形成应力材料层；对所述应力材料层进行应力处理；对漏区或源区上的应力材料层和部分栅极结构表面的应力材料层注入重离子，使得位于漏区或源区上的应力材料层和部分栅极结构表面的应力材料层中的应力被释放，剩余的所述源区或漏区上的应力材料层形成拉伸应力层。

[0023] 可选的，形成所述刻蚀阻挡层和应力材料层的具体工艺为等离子体增强化学气相沉积工艺、低压化学气相沉积工艺或原子层沉积工艺。

[0024] 可选的，所述形成的应力材料层具有拉伸应力。

[0025] 可选的，所述应力材料层的厚度范围为100埃~1000埃。

[0026] 可选的，所述应力处理的方式包括紫外线照射、电子束照射或激光照射。

[0027] 本发明技术方案还提供了一种SRAM存储单元电路，包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管；第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第四NMOS晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三NMOS晶体管的源极电连接，形成第一存储节点；第三NMOS晶体管和第四NMOS晶体管的栅极与字线电连接；第三NMOS晶体管的漏极与第一位线电连接，第四NMOS晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接；其中，所述第三NMOS晶体管和第四NMOS晶体管的源极对应的源区上不具有拉伸应力层，所述第三NMOS晶体管和第四NMOS晶体管的漏极对应的漏区上具有拉伸应力层。

[0028] 可选的，所述拉伸应力层的材料为氮化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、碳化硅或氮氧化硅。

[0029] 可选的，所述拉伸应力层的厚度范围为100埃~1000埃。

[0030] 与现有技术相比，本发明具有以下优点：

[0031] 本发明实施例的NMOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构侧壁的侧墙，位于所述栅极结构两侧的半导体衬底内的源区和漏区，位于所述源区或漏区上的拉伸应力层。由于所述拉伸应力层位于源区上或位于漏区上，使得沟道区受到的拉伸应力不均匀对称，使得所述NMOS晶体管的不同电流方向的饱和源漏电流不同。

[0032] 在本发明实施例的SRAM存储单元电路中，作为传输晶体管的第三NMOS晶体管和第四NMOS晶体管的沟道区受到的拉伸应力不对称，可以在提高写操作时传输晶体管的饱和源漏电流的同时，不降低读操作时传输晶体管的饱和源漏电流，从而在不降低SRAM存储单元的读取裕度的同时，提高SRAM存储单元的写入裕度，从而可以提高SRAM存储单元的读写稳定性。

附图说明

[0033] 图1是现有技术的SRAM存储器的存储单元的电路结构示意图；

[0034] 图2是本发明实施例的NMOS晶体管的形成方法的流程示意图；

[0035] 图3至图8是本发明实施例的NMOS晶体管的形成过程的剖面结构示意图；

[0036] 图9是本发明实施例的NMOS晶体管与现有技术的NMOS晶体管的沟道区的应力分布图；

[0037] 图10是本发明实施例的SRAM存储单元电路的结构示意图。

具体实施方式

[0038] SRAM存储器的读写稳定性主要通过读取裕度和写入裕度这两个参数来衡量，读取裕度是读操作时SRAM存储器在不改变存储状态的前提下能够耐受的最大噪声电压，写入裕度为写操作时SRAM存储器在不改变存储状态的前提下能够耐受的最大噪声电压。读取裕度和写入裕度越高，SRAM存储器的读写稳定性越好。其中，读取裕度与下拉NMOS晶体管的饱和源漏电流值与传输NMOS晶体管的饱和源漏电流值之间的比值相关；写入裕度与传输NMOS晶体管的饱和源漏电流值与上拉PMOS晶体管的饱和源漏电流值之间的比值相关。

[0039] 为了提高读取裕度，当所述上拉PMOS晶体管和下拉NMOS晶体管的结构不发生变化时，需要降低传输NMOS晶体管从漏极到源极的饱和源漏电流值；为了提高写入裕度，当所述上拉PMOS晶体管和下拉NMOS晶体管的结构不发生变化时，需要提高传输NMOS晶体管从源极到漏极的饱和源漏电流值。在现有技术中，由于所述传输NMOS晶体管（第三NMOS晶体管N3和第四NMOS晶体管N4）的源极和漏极是对称的，因此，传输NMOS晶体管从源极到漏极的饱和源漏电流值与从漏极到源极的饱和源漏电流值是一致的，因此利用传输NMOS晶体管来同时提高写入裕度和读取裕度是矛盾的，当提高传输NMOS晶体管的读取裕度时必然会降低写入裕度，反之亦然。

[0040] 为此，发明人经过研究，提出了一种源/漏区应力不对称的NMOS晶体管及形成方法和利用所述NMOS晶体管作为传输晶体管的SRAM存储单元电路，所述NMOS晶体管的源区或漏区上具有拉伸应力层。当所述NMOS晶体管处于饱和区，源漏电压大于或等于饱和源漏电压时，沟道区被夹断，沟道区只位于沟道夹断点与施加有低电平的源区或漏区之间，因此NMOS晶体管的载流子的饱和迁移速率取决于靠近施加有低电平的源区或漏区的沟道区中的载流子的饱和迁移速率。由于所述拉伸应力层会对应的在靠近所述源区或漏区的沟道区内形成拉伸应力，因此当沟道区靠近所述表面形成有拉伸应力层的源区或漏区时，沟道区的载流子的饱和迁移速率会变大，使得NMOS晶体管的不同电流方向的饱和源漏电流大小不同。而利用所述不同电流方向的饱和源漏电流的大小不同的NMOS晶体管作为SRAM存储单元电路的传输晶体管，可以提高SRAM存储单元的写入裕度。

[0041] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0042] 本发明实施例首先提供了一种NMOS晶体管的形成方法，请参考图2，为本发明实施例的NMOS晶体管的形成方法的流程示意图，具体包括：

[0043] 步骤S101，提供半导体衬底，在所述半导体衬底表面形成栅极结构；

[0044] 步骤S102，在所述栅极结构两侧的半导体衬底内形成第一轻掺杂区和第二轻掺杂区；

[0045] 步骤S103，在所述栅极结构侧壁表面形成侧墙，在所述栅极结构和侧墙两侧的半导体衬底内形成第一重掺杂区和第二重掺杂区，所述第一轻掺杂区和第一重掺杂区构成源极，所述第二轻掺杂区和第二重掺杂区构成漏区；

[0046] 步骤S104，在所述源区、漏区和栅极结构表面形成刻蚀阻挡层；

[0047] 步骤S105，在所述源区或漏区上方的刻蚀阻挡层表面形成拉伸应力层。

[0048] 图3至图8为本发明实施例的NMOS晶体管的形成过程的剖面结构示意图。

[0049] 具体的，请参考图3，提供半导体衬底200，在所述半导体衬底200表面形成栅极结构210。

[0050] 所述半导体衬底200的材料为单晶硅衬底、单晶锗衬底、锗硅衬底、绝缘体上硅衬底、绝缘体上锗衬底其中的一种。所述半导体衬底200内还形成有浅沟槽隔离结构（未标示），所述浅沟槽隔离结构位于相邻的器件之间，使得相邻的器件电隔离。

[0051] 所述栅极结构210包括位于所述半导体衬底200表面的栅介质层211和位于所述栅介质层211表面的栅电极212。所述栅介质层211的材料为氧化硅或高K栅介质材料，例如氧化铪、氧化锆等。所述栅电极212为多晶硅栅电极或金属栅电极。在本发明实施例中，所述栅介质层211为氧化硅层，所述栅电极212为多晶硅栅电极。在其他实施例中，在所述栅极结构表面形成氧化硅层，利用所述氧化硅层可防止后续的离子注入工艺中杂质离子注入到栅氧化层或栅电极内，影响所述栅极结构的电学性能。由于形成栅极结构的工艺为本领域技术人员的公知技术，在此不作详述。

[0052] 请参考图4，在所述栅极结构210两侧的半导体衬底200内形成第一轻掺杂区221和第二轻掺杂区231。形成所述第一轻掺杂区221和第二轻掺杂区231的工艺为离子注入工艺，由于本发明实施例形成的MOS晶体管为NMOS晶体管，所述第一轻掺杂区221和第二轻掺杂区231注入的离子为N型杂质离子。

[0053] 请参考图5，在所述栅极结构210侧壁表面形成侧墙240，在所述栅极结构210和侧墙两侧的半导体衬底内形成第一重掺杂区222和第二重掺杂区232，所述第一轻掺杂区221和第一重掺杂区222构成源极220，所述第二轻掺杂区231和第二重掺杂区232构成漏区230。形成所述第一重掺杂区222和第二重掺杂区232的工艺为离子注入工艺，由于本发明实施例形成的MOS晶体管为NMOS晶体管，所述第一重掺杂区222和第二重掺杂区232注入的离子为N型杂质离子。

[0054] 在其他实施例中，还可以在所述靠近沟道区的第一轻掺杂区和第二轻掺杂区一侧进行离子注入形成袋状区，所述袋状区可以缓解短沟道效应。

[0055] 在其他实施例中，所述源区和漏区的形成工艺还可以为：在所述栅极结构两侧的半导体衬底内形成沟槽，在所述沟槽内形成碳化硅层，所述碳化硅层内掺杂有杂质离子，所述掺杂有杂质离子的碳化硅层构成NMOS晶体管的源区和漏区。

[0056] 请参考图6，在所述栅极结构210顶部表面、侧墙240表面和半导体衬底200表面形成刻蚀阻挡层250，在所述刻蚀阻挡层250表面形成应力材料层260。

[0057] 所述刻蚀阻挡层250的材料与所述应力材料层层260的材料不同，利用所述刻蚀阻挡层250的材料和应力材料层260的材料的刻蚀选择比不同，所述刻蚀阻挡层250在后续除去部分拉伸应力层时作为刻蚀终止层。

[0058] 所述刻蚀阻挡层250的材料可以为氧化硅、氮化硅、氮氧化硅等，所述应力材料层260的材料可以为氮化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、碳化硅或氮氧化硅等。形成所述刻蚀阻挡层250和应力材料层260的具体工艺为等离子体增强化学气相沉积工艺、低压化学气相沉积工艺或原子层沉积工艺等。在本发明实施例中，所述刻蚀阻挡层250的材料为氧化硅，所述应力材料层260的材料为氮化硅，所述刻蚀阻挡层250的厚度范围为50埃~500埃，所述应力材料层260的厚度范围为100埃~1000埃，形成所述氧化硅层、氮化硅层的工艺为等离子体增强化学气相沉积工艺。

[0059] 在其他实施例中，在形成所述刻蚀阻挡层之前，在所述栅极结构顶部表面、源区和漏区表面形成金属硅化物，有利于降低后续形成的金属互连结构与栅极结构、源区和漏区的接触电阻。

[0060] 请参考图7，对所述应力材料层260进行应力处理。

[0061] 所述应力处理包括对应力材料层260进行紫外线照射、电子束照射或激光照射等，使得原本没有应力作用的应力材料层260具有拉伸应力。在本实施例中，采用的应力处理方式为紫外线照射，紫外线能量范围为300瓦每平方米~2000瓦每平方米，半导体衬底温度范围为50℃~550℃，处理时间范围为2分钟~120分钟，伴随气体为氦、氩或氢。

[0062] 在其他实施例中，通过调整沉积工艺的参数，还可以直接利用沉积工艺形成具有拉伸应力的应力材料层。在其中一个实施例中，当利用等离子体增强化学气相沉积工艺形成氮化硅层时，当半导体衬底温度为400℃，反应腔室的压强为4.5托，射频功率为500瓦，反应气体为氨气和硅烷时，形成的氮化硅层具有拉伸应力。后续还可以继续对具有拉伸应力的应力材料层进行应力处理，可以进一步提高最终形成的拉伸应力层的应力。

[0063] 请参考图8，除去源区220上方的应力材料层260（请参考图7）和部分栅极结构210表面的应力材料层260，在所述漏区230上方形成拉伸应力层261。

[0064] 除去所述部分应力材料层260的具体步骤包括：在所述应力材料层260（请参考图7）表面形成光刻胶掩膜层（未图示），所述光刻胶掩膜层暴露出源区220上方的部分应力材料层260和部分栅极结构210表面的应力材料层260，以所述光刻胶掩膜层为掩膜，对暴露出的应力材料层260进行刻蚀，直到暴露出所述刻蚀阻挡层250，使得最终形成的NMOS晶体管的源区220上没有拉伸应力层，而漏区230上具有拉伸应力层261，所述漏区230上的拉伸应力层261对靠近漏区230的沟道区产生拉伸应力的作用，而靠近源区220的沟道区不会具有拉伸应力或具有非常小的拉伸应力。

[0065] 在其他实施例中，也可以不形成刻蚀阻挡层，对所述应力材料层进行应力处理后，还对源区上方的应力材料层和部分栅极结构表面的应力材料层注入锗、砷、铟、锑等重离子，使得具有应力的硅氮键被破坏，位于源区上方的应力材料层和部分栅极结构表面的应力材料层中的应力被释放，剩余的所述漏区上的应力材料层形成拉伸应力层，所述漏区上的拉伸应力层对靠近漏区的沟道区产生拉伸应力的作用，而靠近源区的沟道区不会具有拉伸应力或具有非常小的拉伸应力。

[0066] 在其他实施例中，所述拉伸应力层也可以只形成源区上，在漏区上不形成有拉伸应力层，所述源区上方的拉伸应力层对靠近源区的沟道区产生拉伸应力的作用，而靠近漏区的沟道区不会具有拉伸应力或具有非常小的拉伸应力。

[0067] 在形成拉伸应力层261后，还可以除去暴露出的刻蚀阻挡层250，后续在所述半导体衬底200和拉伸应力层261表面形成层间介质层（未图示）。

[0068] 根据上述NMOS晶体管形成方法，本发明实施例还提供了一种NMOS晶体管，请参考图8，为本发明实施例的MOS晶体管的剖面结构示意图，具体包括：半导体衬底200，位于半导体衬底200表面的栅极结构210，位于所述栅极结构210侧壁表面的侧墙240，位于所述栅极结构210一侧的半导体衬底200内的源区220和位于所述栅极结构210另一侧的半导体衬底200内的漏区230，所述源区220包括第一轻掺杂区221和第一重掺杂区222，所述第一轻掺杂区221和第一重掺杂区222内掺杂有N型杂质离子，所述漏区230包括第二轻掺杂区231和第二重掺杂区232，所述第二轻掺杂区231和第二重掺杂区232掺杂有N型杂质离子，位于所述源区220、漏区230和栅极结构210表面的刻蚀阻挡层250，位于所述漏区230和部分栅极结构210上方的刻蚀阻挡层250表面的拉伸应力层261。

[0069] 所述刻蚀阻挡层250的材料可以为氧化硅、氮化硅、氮氧化硅等，所述拉伸应力层261的材料可以为氮化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、碳化硅、氮氧化硅等，且所述刻蚀阻挡层250的材料与所述拉伸应力层261的材料不同。所述刻蚀阻挡层250的厚度范围为50埃~500埃，所述拉伸应力层261的厚度范围为100埃~1000埃。

[0070] 在其他实施例中，所述源区和漏区的材料为碳化硅，可以提高沟道区的载流子的迁移速率。

[0071] 在其他实施例中，所述拉伸应力层还可以仅位于所述源区和部分栅极结构上方的刻蚀阻挡层表面，不位于所述漏区上方的刻蚀阻挡层表面。

[0072] 在其他实施例中，所述NMOS晶体管还可以不包括所述刻蚀阻挡层，在所述源区、漏区和栅极结构表面形成有应力材料层，且仅位于所述源区或漏区上方的应力材料层具有拉伸应力，形成拉伸应力层。

[0073] 在本实施例中，由于拉伸应力层261位于所述漏区230和部分栅极结构210上方的刻蚀阻挡层250表面，所述漏区230上方的拉伸应力层261对靠近漏区230的沟道区产生拉伸应力的作用，而靠近源区220的沟道区不会具有拉伸应力或具有非常小的拉伸应力，因此，从漏区230到源区220，所述沟道区的拉伸应力的大小从大到小，由于所述MOS晶体管为NMOS晶体管，从漏区230到源区220，所述沟道区的载流子的饱和迁移速率从大到小。

[0074] 当NMOS晶体管处于饱和区，源漏电压大于或等于饱和源漏电压时，沟道区被夹断，所述沟道区只存在于沟道夹断点与施加有低电平的源区或漏区之间，因此NMOS晶体管的载流子的饱和迁移速率取决于靠近施加有低电平的源区或漏区的沟道区中的载流子的饱和迁移速率。由于所述NMOS晶体管靠近源区或漏区的沟道区具有不同的拉伸应力大小，使得不同电流方向上载流子在沟道区内的饱和迁移速率各不相同，从而使得不同电流方向上MOS晶体管的饱和源漏电流各不相同。

[0075] 在本实施例中，由于所述MOS晶体管为NMOS晶体管，所述漏区230上方具有拉伸应力层，当高电平施加在源区220，低电平施加在漏区230时，电流从源区220流向漏区230，饱和源漏电流比现有技术的NMOS晶体管的饱和源漏电流大，而当高电平施加在漏区
230，低电平施加在源区220时，电流从漏区230流向源区220，饱和源漏电流比现有技术的NMOS晶体管的饱和源漏电流相差不大，从而使得不同电流方向上NMOS晶体管的饱和源漏电流各不相同。

[0076] 将本发明实施例的NMOS晶体管作为SRAM存储单元的传输晶体管，在其中一个电流方向上，通过所述传输晶体管的饱和源漏电流变大，在另一个电流方向上，通过所述传输晶体管的饱和源漏电流基本不变，就可以在不降低SRAM存储单元的读取裕度的同时提高SRAM存储单元的写入裕度。

[0077] 请参考图9，为本发明实施例的NMOS晶体管与现有技术源区和漏区上方都具有拉伸应力层的NMOS晶体管的沟道区的应力分布图。其中，横坐标为测量点距沟道区中心点的距离，所述纵坐标为距栅氧化层1nm的沟道区内的测量点受到的应力作用的大小。其中，第一曲线对应为源区和漏区上方都具有拉伸应力层的NMOS晶体管的横向拉伸应力，第二曲线对应为本发明实施例的只有漏区上方具有拉伸应力层的NMOS晶体管的横向拉伸应力。其中，所述横向为从源区到漏区的平行与半导体衬底表面的方向。从图9中可以很容易的看出，由于本发明实施例的NMOS晶体管只有漏区上方具有拉伸应力层，沟道区的应力的大小不对称，靠近漏区的沟道区受到的拉伸应力较大，靠近源区的沟道区受到的拉伸应力较小。

[0078] 本发明实施例还提供了一种利用所述NMOS晶体管作为传输晶体管的SRAM存储单元电路，请参考图10，为本发明实施例的一种SRAM存储单元电路的结构示意图，具体包括：

[0079] 第一PMOS晶体管111、第二PM OS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122、第三NMOS晶体管123以及第四NMOS晶体管124；

[0080] 第一PMOS晶体管111的栅极、第一NMOS晶体管121的栅极、第二PMOS晶体管112的漏极、第二NMOS晶体管122的漏极、第四NMOS晶体管124的源极电连接，形成第二存储节点142；第二PMOS晶体管112的栅极、第二NMOS晶体管122的栅极、第一PMOS晶体管111的漏极、第一NMOS晶体管121的漏极、第三NMOS晶体管123的源极电连接，形成第一存储节点141，所述第一PMOS晶体管111、第二PMOS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122形成双稳态电路，所述第一PMOS晶体管111、第二PMOS晶体管112为上拉晶体管，所述第一NMOS晶体管121、第二NMOS晶体管122为下拉晶体管；

[0081] 第三NMOS晶体管123和第四NMOS晶体管124作为传输晶体管，将第一位线BL、第二位线BLB与双稳态电路相连接；所述第三NMOS晶体管123和第四NMOS晶体管124的栅极与字线WL电连接，第三NMOS晶体管123的漏极与第一位线BL电连接，第四NMOS晶体管124的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管111的源极和第二PMOS晶体管112的源极与电源端151电连接；第一NMOS晶体管121的源极和第二NMOS晶体管122的源极与接地端152电连接；

[0082] 所述第三NMOS晶体管123和第四NMOS晶体管124的源极对应的源区上不具有拉伸应力层，所述第三NMOS晶体管123和第四NMOS晶体管124的漏极对应的漏区上具有拉伸应力层。

[0083] 具体的，所述第一PMOS晶体管111、第二PMOS晶体管112的器件结构相同，所述第一NMOS晶体管121、第二NMOS晶体管122的器件结构相同，所述第三NMOS晶体管123和第四NMOS晶体管124的器件结构相同。

[0084] 所述第三NMOS晶体管123和第四NMOS晶体管124的源极对应的源区上不具有拉伸应力层，所述第三NMOS晶体管123和第四NMOS晶体管124的漏极对应的漏区上具有拉伸应力层，可以提高靠近漏区的沟道区的拉伸应力。

[0085] 当SRAM存储器在进行写操作时，有电流从高电平的第一存储节点141或第二存储节点142流向低电平的第一位线BL或第二位线BLB。当所述第三NMOS晶体管123和第四NMOS晶体管124沟道区的电流为饱和源漏电流，即所述第三NMOS晶体管123和第四NMOS晶体管124处于饱和区时，沟道区被夹断，沟道区只位于沟道夹断点与施加有低电平的源区或漏区之间，写操作时的第三NMOS晶体管123和第四NMOS晶体管124饱和源漏电流取决于载流子在沟道区内的饱和迁移速率。由于写操作时的沟道区靠近漏区，靠近漏区的应力类型为拉伸应力，所述传输晶体管为NMOS晶体管，因此，所述写操作时的第三NMOS晶体管123和第四NMOS晶体管124饱和源漏电流大于现有技术中的MOS晶体管的饱和源漏电流。
而SRAM存储单元的写入裕度与传输NMOS晶体管（即第三NMOS晶体管123和第四NMOS晶体管124）的饱和源漏电流值与上拉PMOS晶体管（即第一PMOS晶体管111和第二PMOS晶体管112）的饱和源漏电流值之间的比值相关，由于本发明实施例的传输NMOS晶体管的饱和源漏电流值变大，SRAM存储单元的写入裕度变大，使得SRAM存储单元写入时的稳定性变高。

[0086] 且由于SRAM存储器在进行读操作时，高电平施加在第一位线BL、第二位线BLB上，使得有电流从第一位线BL、第二位线BLB流向低电平的第一存储节点141或第二存储节点142。由于所述具有应力作用的沟道区靠近源区，所述传输晶体管为NMOS晶体管，且靠近源区的沟道区只具有少许拉伸应力或不存在拉伸应力，因此，读操作时的第三NMOS晶体管
123和第四NMOS晶体管124饱和源漏电流与现有技术中的NMOS晶体管的饱和源漏电流相等或略大于现有技术中的NMOS晶体管的饱和源漏电流，使得本发明实施例的SRAM存储单元可以在不降低SRAM存储单元的读取裕度的同时，提高SRAM存储单元的写入裕度。

[0087] 综上，本发明实施例的NMOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构侧壁的侧墙，位于所述栅极结构两侧的半导体衬底内的源区和漏区，位于所述源区或漏区上的拉伸应力层。由于所述拉伸应力层位于源区上或位于漏区上，使得沟道区受到的拉伸应力不均匀对称，使得所述NMOS晶体管的不同电流方向的饱和源漏电流不同。

[0088] 在本发明实施例的SRAM存储单元电路中，作为传输晶体管的第三NMOS晶体管和第四NMOS晶体管的沟道区受到的拉伸应力不对称，可以在提高写操作时传输晶体管的饱和源漏电流的同时，不降低读操作时传输晶体管的饱和源漏电流，从而在不降低SRAM存储单元的读取裕度的同时，提高SRAM存储单元的写入裕度，从而可以提高SRAM存储单元的读写稳定性。

[0089] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。