MOS晶体管及其形成方法、SRAM存储单元电路

摘要

一种MOS晶体管及其形成方法、SRAM存储单元电路，所述MOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的第一沟槽和位于所述栅极结构另一侧的半导体衬底内的第二沟槽，所述第一沟槽和第二沟槽内填充满应力材料，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。由于所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出，所述MOS晶体管的沟道区受到的应力不对称，使得所述MOS晶体管的不同电流方向饱和源漏电流不同，利用所述MOS晶体管作为SRAM存储单元电路的传输晶体管，可以同时提高SRAM的读取裕度和写入裕度。

权利要求

1.一种MOS晶体管的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面形成栅极结构；

在所述栅极结构一侧的半导体衬底内形成第一沟槽，在所述栅极结构另一侧的半导体衬底内形成第二沟槽，所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出；

在所述第一沟槽和第二沟槽内填充满应力材料，所述第一沟槽和第二沟槽内的应力材料形成源区和漏区；形成所述第一沟槽和第二沟槽的具体工艺包括：在所述半导体衬底和栅极结构表面形成硬掩膜层，所述硬掩膜层暴露出栅极结构两侧的半导体衬底表面；

以所述硬掩膜层为掩膜，对所述栅极结构两侧的半导体衬底进行干法刻蚀，形成第一沟槽和第三沟槽，所述第一沟槽和第三沟槽的侧壁与半导体衬底表面垂直；

在所述半导体衬底和栅极结构表面形成图形化的光刻胶层，所述图形化的光刻胶层暴露出第三沟槽；

对所述第三沟槽进行湿法刻蚀，形成第二沟槽，所述第二沟槽的侧壁向沟道区一侧突出。

2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，在所述第一沟槽和第二沟槽内填充满应力材料的工艺为选择性外延工艺。

3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，当所述MOS晶体管为PMOS晶体管时，所述应力材料为锗硅。

4.如权利要求3所述的MOS晶体管的形成方法，其特征在于，所述第一沟槽和第二沟槽内的锗硅分步形成，且所述第二沟槽内锗硅中的锗元素的摩尔百分比含量大于第一沟槽内锗硅中的锗元素的摩尔百分比含量。

5.如权利要求1所述的MOS晶体管的形成方法，其特征在于，当所述MOS晶体管为NMOS晶体管时，所述应力材料为碳化硅。

6.如权利要求5所述的MOS晶体管的形成方法，其特征在于，所述第一沟槽和第二沟槽内的碳化硅分步形成，且所述第二沟槽内碳化硅中的碳元素的摩尔百分比含量大于第一沟槽内碳化硅中的碳元素的摩尔百分比含量。

说明书

MOS晶体管及其形成方法、SRAM存储单元电路

技术领域

[0001] 本发明涉及半导体制作领域，尤其涉及源/漏区应力不对称的MOS晶体管及形成方法、具有高读取裕度和写入裕度的SRAM存储单元电路。

背景技术

[0002] 静态随机存储器（Static Random Access Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。

[0003] 图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。

[0004] 所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。

[0005] 第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。

[0006] 第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。

[0007] 其中，在对所述SRAM存储器进行读操作时，会有电流从高电平的第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB。

[0008] 随着CMOS工艺的工艺节点减小，工作电压降低，随机掺杂导致阈值电压变化增大，给SRAM存储器的读取稳定性带来挑战。为了能使SRAM存储器能稳定地工作，需要提高SRAM存储器的读取裕度和写入裕度，因此如何提高SRAM存储器的读取裕度和写入裕度就成为本领域技术人员亟待解决的问题之一。

[0009] 更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。

发明内容

[0010] 本发明解决的问题是提供一种源/漏区应力不对称的MOS晶体管及形成方法、具有高读取裕度和写入裕度的SRAM存储单元电路。

[0011] 为解决上述问题，本发明技术方案提供了一种MOS晶体管，包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的第一沟槽和位于所述栅极结构另一侧的半导体衬底内的第二沟槽，所述第一沟槽和第二沟槽内填充满应力材料，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。

[0012] 可选的，当所述MOS晶体管为NMOS晶体管时，所述应力材料为碳化硅。

[0013] 可选的，所述碳化硅中碳元素的摩尔百分比含量范围为0%~50%。

[0014] 可选的，所述第二沟槽内的碳化硅中碳元素的摩尔百分比含量大于所述第一沟槽内的碳化硅中碳元素的摩尔百分比含量。

[0015] 可选的，当所述MOS晶体管为PMOS晶体管时，所述应力材料为锗硅。

[0016] 可选的，所述锗硅中锗元素的摩尔百分比含量范围为0%~70%。

[0017] 可选的，所述第二沟槽内的锗硅中锗元素的摩尔百分比含量大于所述第一沟槽内的锗硅中锗元素的摩尔百分比含量。

[0018] 本发明技术方案还提供了一种MOS晶体管的形成方法，包括：

[0019] 提供半导体衬底，在所述半导体衬底表面形成栅极结构；

[0020] 在所述栅极结构一侧的半导体衬底内形成第一沟槽，在所述栅极结构另一侧的半导体衬底内形成第二沟槽，所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出；

[0021] 在所述第一沟槽和第二沟槽内填充满应力材料，所述第一沟槽和第二沟槽内的应力材料形成源区和漏区。

[0022] 可选的，形成所述第一沟槽和第二沟槽的具体工艺包括：在所述半导体衬底和栅极结构表面形成硬掩膜层，所述硬掩膜层暴露出栅极结构两侧的半导体衬底表面；以所述硬掩膜层为掩膜，对所述栅极结构两侧的半导体衬底进行干法刻蚀，形成第一沟槽和第三沟槽，所述第一沟槽和第三沟槽的侧壁与半导体衬底表面垂直；在所述半导体衬底和栅极结构表面形成图形化的光刻胶层，所述图形化的光刻胶层暴露出第三沟槽；对所述第三沟槽进行湿法刻蚀，形成第二沟槽，所述第二沟槽的侧壁向沟道区一侧突出。

[0023] 可选的，在所述第一沟槽和第二沟槽内填充满应力材料的工艺为选择性外延工艺。

[0024] 可选的，当所述MOS晶体管为PMOS晶体管时，所述应力材料为锗硅。

[0025] 可选的，所述第一沟槽和第二沟槽内的锗硅分步形成，且所述第二沟槽内锗硅中的锗元素的摩尔百分比含量大于第一沟槽内锗硅中的锗元素的摩尔百分比含量。

[0026] 可选的，当所述MOS晶体管为NMOS晶体管时，所述应力材料为碳化硅。

[0027] 可选的，所述第一沟槽和第二沟槽内的碳化硅分步形成，且所述第二沟槽内碳化硅中的碳元素的摩尔百分比含量大于第一沟槽内碳化硅中的碳元素的摩尔百分比含量。

[0028] 本发明技术方案还提供了一种SRAM存储单元电路，包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第二传输晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第一传输晶体管的源极电连接，形成第一存储节点；第一传输晶体管和第二传输晶体管的栅极与字线电连接；第一传输晶体管的漏极与第一位线电连接，第二传输晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接；其中，所述第一传输晶体管和第二传输晶体管的栅极结构两侧具有第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内填充满应力材料，所述第一沟槽内的应力材料作为第一传输晶体管和第二传输晶体管的漏区，所述第二沟槽内的应力材料作为第一传输晶体管和第二传输晶体管的源区，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。

[0029] 可选的，当所述第一传输晶体管为第三NMOS晶体管，所述第二传输晶体管为第四NMOS晶体管时，所述应力材料为碳化硅。

[0030] 可选的，所述第二沟槽内的碳化硅中碳元素的摩尔百分比含量大于所述第一沟槽内的碳化硅中碳元素的摩尔百分比含量。

[0031] 可选的，当所述第一传输晶体管为第三PMOS晶体管，所述第二传输晶体管为第四PMOS晶体管时，所述应力材料为锗硅。

[0032] 可选的，所述第二沟槽内的锗硅中锗元素的摩尔百分比含量大于所述第一沟槽内的锗硅中锗元素的摩尔百分比含量。

[0033] 与现有技术相比，本发明具有以下优点：

[0034] 本发明实施例的MOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的第一沟槽和位于所述栅极结构另一侧的半导体衬底内的第二沟槽，所述第一沟槽和第二沟槽内填充满应力材料，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。由于所述第二沟槽的侧壁向沟道区一侧突出，第二沟槽内的应力材料也会向沟道区一侧突出，使得靠近第二沟槽的沟道区受到的应力作用比靠近第一沟槽的沟道区受到的应力作用更大，使得MOS晶体管的不同电流方向的饱和源漏电流大小不同。

[0035] 在本发明实施例的SRAM存储单元电路中，所述第一传输晶体管和第二传输晶体管的栅极结构两侧具有第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内填充满应力材料，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出，使得沟道区受到的应力不对称，可以在提高写操作时传输晶体管的饱和源漏电流的同时，降低读操作时传输晶体管的饱和源漏电流，从而可以同时提高SRAM存储单元的读取裕度和写入裕度，从而可以提高SRAM存储单元的读写稳定性。

附图说明

[0036] 图1是现有技术的SRAM存储器的存储单元的电路结构示意图；

[0037] 图2是本发明实施例的MOS晶体管的形成方法的流程示意图；

[0038] 图3至图9是本发明实施例的MOS晶体管的形成过程的剖面结构示意图；

[0039] 图10是本发明实施例的一种SRAM存储单元电路的结构示意图；

[0040] 图11是本发明实施例的另一种SRAM存储单元电路的结构示意图。

具体实施方式

[0041] SRAM存储器的读写稳定性主要通过读取裕度和写入裕度这两个参数来衡量，读取裕度是读操作时SRAM存储器在不改变存储状态的前提下能够耐受的最大噪声电压，写入裕度为写操作时SRAM存储器在不改变存储状态的前提下能够耐受的最大噪声电压。一般来说，读取裕度和写入裕度越高，SRAM存储器的读写稳定性越好。其中，读取裕度与下拉NMOS晶体管的饱和源漏电流值、传输晶体管的饱和源漏电流值两者之间的比值相关；写入裕度与传输NMOS晶体管的饱和源漏电流值、上拉晶体管的饱和源漏电流值两者之间的比值相关。

[0042] 为了提高读取裕度，当所述上拉PMOS晶体管和下拉NMOS晶体管的结构不发生变化时，需要降低传输晶体管从漏极到源极的饱和源漏电流值；为了提高写入裕度，当所述上拉PMOS晶体管和下拉NMOS晶体管的结构不发生变化时，需要提高传输晶体管从源极到漏极的饱和源漏电流值。在现有技术中，由于所述传输晶体管（图1中的第三NMOS晶体管N3和第四NMOS晶体管N4）的源极和漏极是对称的，因此，传输晶体管从源极到漏极的饱和源漏电流值与从漏极到源极的饱和源漏电流值是一致的，因此在现有技术中同时提高写入裕度和读取裕度是矛盾的，当提高传输晶体管的读取裕度时必然会降低写入裕度，反之亦然。

[0043] 为此，发明人经过研究，提出了一种源/漏区应力不对称的MOS晶体管及形成方法，利用所述MOS晶体管作为传输晶体管的SRAM存储单元电路，所述MOS晶体管的栅极结构两侧的半导体衬底内具有第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内填充满应力材料，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。当所述MOS晶体管处于饱和区，源漏电压大于或等于饱和源漏电压时，沟道区被夹断，沟道区只位于沟道夹断点与施加有低电平的源区或漏区之间，因此MOS晶体管的载流子的饱和迁移速率取决于靠近施加有低电平的源区或漏区的沟道区中的载流子的饱和迁移速率，即MOS晶体管的饱和源漏电流取决于靠近施加有低电平的源区或漏区的沟道区中的载流子的饱和迁移速率。由于所述第二沟槽的侧壁向沟道区一侧突出，第二沟槽内的应力材料也会向沟道区一侧突出，使得靠近第二沟槽的沟道区受到的应力作用比靠近第一沟槽的沟道区受到的应力作用更大，使得MOS晶体管的不同电流方向的饱和源漏电流大小不同。而利用所述不同电流方向的饱和源漏电流值不同的MOS晶体管作为SRAM存储单元电路的传输晶体管，可以同时提高SRAM存储单元的写入裕度和读取裕度。

[0044] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0045] 本发明实施例首先提供了一种MOS晶体管的形成方法，请参考图2，为本发明实施例的MOS晶体管的形成方法的流程示意图，具体包括：

[0046] 步骤S101，提供半导体衬底，在所述半导体衬底表面形成栅极结构；

[0047] 步骤S102，在所述半导体衬底和栅极结构表面形成硬掩膜层，所述硬掩膜层暴露出栅极结构两侧的半导体衬底表面；

[0048] 步骤S103，以所述硬掩膜层为掩膜，对所述栅极结构两侧的半导体衬底进行干法刻蚀，形成第一沟槽和第三沟槽，所述第一沟槽和第三沟槽的侧壁与半导体衬底表面垂直；

[0049] 步骤S104，在所述硬掩膜层和第一沟槽表面形成图形化的光刻胶层，所述图形化的光刻胶层暴露出第三沟槽；

[0050] 步骤S105，对所述第三沟槽进行湿法刻蚀，形成第二沟槽，所述第二沟槽的侧壁向沟道区一侧突出；

[0051] 步骤S106，去除所述图形化的光刻胶层，利用选择性外延工艺在所述第一沟槽和第二沟槽内填充满应力材料，所述第一沟槽和第二沟槽内的应力材料形成源区和漏区；

[0052] 步骤S107，利用湿法刻蚀除去所述硬掩膜层。

[0053] 图3至图9为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。

[0054] 具体的，请参考图3，提供半导体衬底300，在所述半导体衬底300表面形成栅极结构310。

[0055] 所述MOS晶体管可以为NMOS晶体管，也可以为PMOS晶体管。所述MOS晶体管在SRAM存储单元电路中作为传输晶体管。

[0056] 所述半导体衬底300的材料为单晶硅衬底、单晶锗衬底、锗硅衬底、绝缘体上硅衬底其中的一种。所述半导体衬底300内还形成有浅沟槽隔离结构（未标示），所述浅沟槽隔离结构位于相邻的器件之间，使得相邻的器件电隔离。

[0057] 所述栅极结构310包括位于所述半导体衬底300表面的栅介质层（未标示）和位于所述栅介质层表面的栅电极（未标示）。所述栅极结构310还包括位于所述栅介质层和栅电极侧壁表面的侧墙，其中，所述侧墙可以在形成硬掩膜层之前形成，也可以在后续去除硬掩膜层后在栅极结构的侧壁形成。所述栅介质层的材料为氧化硅或高K栅介质材料，例如氧化铪、氧化锆等。所述栅电极为多晶硅栅电极或金属栅电极。由于形成栅极结构的工艺为本领域技术人员的公知技术，在此不作详述。

[0058] 形成所述栅极结构后，还可以在所述栅极结构两侧的半导体衬底内形成轻掺杂区，以缓解短沟道效应和热载流子注入效应。

[0059] 请参考图4，在所述半导体衬底300和栅极结构310表面形成硬掩膜层320，所述硬掩膜层320暴露出栅极结构310两侧的半导体衬底300表面。

[0060] 所述硬掩膜层320的材料为氧化硅、氮化硅、氮氧化硅或其中几种的叠层结构，形成所述硬掩膜层320的具体工艺包括：在所述半导体衬底300和栅极结构310表面形成介质层（未图示），在所述介质层表面形成图形化的光刻胶层（未图示），以所述图形化的光刻胶层为掩膜，对所述介质层进行干法刻蚀，直到暴露出所述半导体衬底300表面，形成硬掩膜层320，所述硬掩膜层320暴露出的半导体衬底300对应于后续形成源区和漏区。所述硬掩膜层320为后续的干法刻蚀形成第一沟槽和第三沟槽提供掩膜。

[0061] 请参考图5，以所述硬掩膜层320为掩膜，对所述栅极结构310两侧的半导体衬底300进行干法刻蚀，形成第一沟槽330和第三沟槽341，所述第一沟槽330和第三沟槽341的侧壁与半导体衬底300表面垂直。

[0062] 由于所述干法刻蚀是各向异性的，利用干法刻蚀形成的第一沟槽330和第三沟槽341的侧壁与半导体衬底300表面垂直。

[0063] 请参考图6，在所述硬掩膜层320和第一沟槽330表面形成图形化的光刻胶层350，所述图形化的光刻胶层350暴露出第三沟槽341，使得后续的湿法刻蚀只能对第三沟槽341进行刻蚀。

[0064] 请参考图7，对所述第三沟槽341进行湿法刻蚀，形成第二沟槽340，所述第二沟槽340的侧壁向沟道区一侧突出。

[0065] 所述湿法刻蚀的刻蚀溶液为氢氧化钾溶液或四甲基氢氧化铵溶液。由于湿法刻蚀为各向异性的，利用所述刻蚀溶液对第三沟槽341进行湿法刻蚀时，刻蚀溶液会同时对第三沟槽341的侧壁和底部进行刻蚀，使得形成的第二沟槽340的侧壁的形状为“Σ”形状，所述第二沟槽340的侧壁向沟道区一侧突出。在本实施例中，所述第二沟槽的侧壁向沟道区一侧突出的距离范围为10nm~40nm。

[0066] 且在不同晶向的半导体衬底300湿法刻蚀的速率不同，在本发明实施例中，所述硅衬底300的晶向为<100>，所述湿法刻蚀溶液沿着硅衬底的晶向<100>刻蚀速率快，而不同于所述晶向<100>的其他方向则刻蚀速率较慢。因此，通过选择适当的半导体衬底的晶向，使得突出部分能更深入的进入栅极结构下方的沟道区内，可对靠近第二沟槽340的沟道区产生更大的拉伸应力。

[0067] 由于所述第二沟槽340的侧壁向沟道区一侧突出，能更有效地拉伸靠近第二沟槽340的沟道区的晶格结构，后续在所述第一沟槽330、第二沟槽340填充满应力材料后，第二沟槽340内的应力材料产生的应力会比第一沟槽330内的应力材料产生的应力更大，使得靠近第二沟槽340的沟道区受到的应力大于靠近第一沟槽330的沟槽区受到的应力。

[0068] 请参考图8，去除所述图形化的光刻胶层350（请参考图7），利用选择性外延工艺在所述第一沟槽330（请参考图7）和第二沟槽340（请参考图7）内填充满应力材料，所述第一沟槽330和第二沟槽340内的应力材料形成源区335和漏区345。

[0069] 去除所述图形化的光刻胶层350的工艺为灰化工艺，去除所述图形化的光刻胶层后，暴露出所述第一沟槽330、第二沟槽340和硬掩膜层320。

[0070] 以所述硬掩膜层320为掩膜，对所述第一沟槽330和第二沟槽340内填充满应力材料，具体工艺为选择性外延工艺，例如分子束外延、化学气相外延等。

[0071] 当所述MOS晶体管为NMOS晶体管时，所述外延的应力材料为碳化硅。所述碳化硅中碳元素的摩尔百分比含量范围为0%~50%。通过改变所述碳化硅中碳元素的摩尔百分比含量，可以提高NMOS晶体管的沟道区中的拉伸应力，从而可以提高PMOS晶体管的饱和源漏电流。

[0072] 在本实施例中，所述碳化硅的形成工艺为：在500℃~575℃的温度下，采用C4H8、四甲基硅烷等反应气体，在所述第一沟槽330和第二沟槽340利用低压化学气相沉积（LPCVD）选择性外延形成碳化硅，且利用所述低压化学气相沉积工艺在所述第一沟槽和第二沟槽形成碳化硅时原位掺杂有N型杂质离子，使得所述第一沟槽330和第二沟槽340内的碳化硅形成源区335和漏区345。且通过改变所述C4H8、四甲基硅烷的比例，可以改变所述碳化硅中碳元素的摩尔百分比含量。

[0073] 在其他实施例中，当所述MOS晶体管为PMOS晶体管时，所述外延的应力材料为锗硅。所述锗硅中锗元素的摩尔百分比含量范围为0%~70%。通过改变所述锗硅中锗元素的摩尔百分比含量，可以提高PMOS晶体管的沟道区中的压缩应力，从而可以提高PMOS晶体管的饱和源漏电流。且利用选择性外延工艺在所述第一沟槽和第二沟槽形成锗硅时原位掺杂有P型杂质离子，使得所述第一沟槽和第二沟槽内的锗硅形成源区和漏区。

[0074] 在其他实施例中，所述第一沟槽和第二沟槽内的应力材料还可以分步形成，且当所述应力材料为锗硅时，第二沟槽内的锗硅中锗元素的摩尔百分比含量大于第一沟槽内的锗硅中锗元素的摩尔百分比含量，当所述应力材料为碳化硅时，所述第二沟槽内的碳化硅中碳元素的摩尔百分比含量大于第一沟槽内的碳化硅中碳元素的摩尔百分比含量，使得靠近第二沟槽的沟道区受到的应力进一步大于靠近第一沟槽的沟槽区受到的应力。

[0075] 在其他实施例中，还包括对所述源区和漏区进行N型或P型离子注入，使得源区和漏区的掺杂浓度更大，可以有效的降低源漏电阻，有利于提高器件的电学性能。

[0076] 请参考图9，利用湿法刻蚀除去所述硬掩膜层320。

[0077] 去除所述硬掩膜层后，在所述栅极结构310侧壁表面形成侧墙（未标示）。其中，对所述源区和漏区进行N型或P型离子注入的工艺也可以在形成侧墙之后进行。在其他实施例中，除去所述硬掩膜层320的工艺还可以为干法刻蚀工艺。

[0078] 根据上述MOS晶体管形成方法，本发明实施例还提供了一种MOS晶体管，请参考图9，为本发明实施例的MOS晶体管的剖面结构示意图，具体包括：半导体衬底300，位于所述半导体衬底300表面的栅极结构310，位于所述栅极结构310一侧的半导体衬底300内的第一沟槽330（请参考图7）和位于所述栅极结构310另一侧的半导体衬底300内的第二沟槽340（请参考图7），所述第一沟槽330和第二沟槽340内填充满应力材料，所述第一沟槽
330和第二沟槽340内的应力材料形成源区335和漏区345，且所述第一沟槽330的侧壁与半导体衬底300表面垂直，第二沟槽340的侧壁向沟道区一侧突出。

[0079] 在本实施例中，所述第二沟槽的侧壁向沟道区一侧突出的距离范围为10nm~40nm。

[0080] 所述MOS晶体管可以为NMOS晶体管，对应的，所述应力材料为碳化硅，所述碳化硅中碳元素的摩尔百分比含量范围为0%~50%，且所述源区和漏区内掺杂的杂质离子为N型杂质离子。在本实施例中，所述第一沟槽330和第二沟槽340内碳化硅中碳元素的摩尔百分比含量相同。在其他实施例中，所述第二沟槽内碳化硅中碳元素的摩尔百分比含量大于所述第一沟槽内碳化硅中碳元素的摩尔百分比含量，使得靠近第二沟槽的沟道区受到的拉伸应力进一步大于靠近第一沟槽的沟道区受到的拉伸应力。

[0081] 所述MOS晶体管还可以为PMOS晶体管，对应的，所述应力材料为锗硅，所述锗硅中锗元素的摩尔百分比含量范围为0%~70%，所述源/漏区内掺杂的杂质离子为P型杂质离子。在本实施例中，所述第一沟槽330和第二沟槽340内锗硅中锗元素的摩尔百分比含量相同。
在其他实施例中，所述第二沟槽内锗硅中锗元素的摩尔百分比含量大于所述第一沟槽内锗硅中锗元素的摩尔百分比含量，使得靠近第二沟槽的沟道区受到的压缩应力进一步大于靠近第一沟槽的沟道区受到的压缩应力。

[0082] 由于所述MOS晶体管的第二沟槽的侧壁向沟道区一侧突出，而第一沟槽的侧壁与半导体衬底表面垂直，填充满应力材料的第二沟槽产生的应力作用大于填充满应力材料的第一沟槽产生的应力作用，使得靠近第二沟槽的沟道区的载流子饱和迁移速率更大。当MOS晶体管处于饱和区，源漏电压大于或等于饱和源漏电压时，沟道区被夹断，所述沟道区只存在于沟道夹断点与施加有低电平的源区或漏区之间，因此MOS晶体管的载流子的饱和迁移速率取决于靠近施加有低电平的源区或漏区的沟道区中的载流子的饱和迁移速率，即MOS晶体管的饱和源漏电流取决于载流子在沟道区内的饱和迁移速率。由于所述被夹断的沟道区靠近源区或漏区，而本发明实施例的靠近源区或漏区的沟道区具有不同的应力大小，使得不同电流方向上载流子的饱和迁移速率各不相同，从而使得不同电流方向上MOS晶体管的饱和源漏电流各不相同。

[0083] 将本发明实施例的MOS晶体管作为SRAM存储单元的传输晶体管，在其中一个电流方向上，通过所述传输晶体管的饱和源漏电流较大，在另一个电流方向上，通过所述传输晶体管的饱和源漏电流较小，就可以同时提高SRAM存储单元的写入裕度和读取裕度。

[0084] 本发明实施例还提供了一种利用所述MOS晶体管作为传输晶体管的SRAM存储单元电路，请参考图10，为本发明实施例的一种SRAM存储单元电路的结构示意图，具体包括：

[0085] 第一PMOS晶体管111、第二PM OS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122、第三NMOS晶体管123以及第四NMOS晶体管124；

[0086] 第一PMOS晶体管111的栅极、第一NMOS晶体管121的栅极、第二PMOS晶体管112的漏极、第二NMOS晶体管122的漏极、第四NMOS晶体管124的源极电连接，形成第二存储节点142；第二PMOS晶体管112的栅极、第二NMOS晶体管122的栅极、第一PMOS晶体管111的漏极、第一NMOS晶体管121的漏极、第三NMOS晶体管123的源极电连接，形成第一存储节点141，所述第一PMOS晶体管111、第二PMOS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122形成双稳态电路，所述第一PMOS晶体管111、第二PMOS晶体管112为上拉晶体管，所述第一NMOS晶体管121、第二NMOS晶体管122为下拉晶体管；

[0087] 第三NMOS晶体管123和第四NMOS晶体管124作为传输晶体管，将第一位线BL、第二位线BLB与双稳态电路相连接；所述第三NMOS晶体管123和第四NMOS晶体管124的栅极与字线WL电连接，第三NMOS晶体管123的漏极与第一位线BL电连接，第四NMOS晶体管124的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管111的源极和第二PMOS晶体管112的源极与电源端151电连接；第一NMOS晶体管121的源极和第二NMOS晶体管122的源极与接地端152电连接；

[0088] 所述第三NMOS晶体管123和第四NMOS晶体管124的栅极结构两侧具有第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内填充满碳化硅，所述第一沟槽内的碳化硅作为第三NMOS晶体管123和第四NMOS晶体管124的源区，所述第二沟槽内的碳化硅作为第三NMOS晶体管123和第四NMOS晶体管124的漏区，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。

[0089] 具体的，所述第一PMOS晶体管111、第二PMOS晶体管112的器件结构相同，所述第一NMOS晶体管121、第二NMOS晶体管122的器件结构相同，所述第三NMOS晶体管123和第四NMOS晶体管124的器件结构相同。

[0090] 在所述第三NMOS晶体管123和第四NMOS晶体管124的第一沟槽和第二沟槽中，碳化硅中碳元素的摩尔百分比含量范围为0%~50%，且所述源区和漏区内掺杂的杂质离子为N型杂质离子。在本实施例中，所述第一沟槽330和第二沟槽340内碳化硅中碳元素的摩尔百分比含量相同。在其他实施例中，所述第二沟槽内碳化硅中碳元素的摩尔百分比含量大于所述第一沟槽内碳化硅中碳元素的摩尔百分比含量，使得靠近第二沟槽的沟道区受到的拉伸应力进一步大于靠近第一沟槽的沟道区受到的拉伸应力。

[0091] 由于所述第三NMOS晶体管123和第四NMOS晶体管124的第二沟槽的侧壁向沟道区一侧突出，而第一沟槽的侧壁与半导体衬底表面垂直，填充满碳化硅的第二沟槽产生的应力作用大于填充满碳化硅的第一沟槽产生的应力作用，使得靠近第二沟槽的沟道区的载流子饱和迁移速率更大。在本发明实施例中，由于所述第二沟槽内的碳化硅作为第三NMOS晶体管123和第四NMOS晶体管124的漏区，第一沟槽内的碳化硅作为第三NMOS晶体管123和第四NMOS晶体管124的源区，即靠近漏极的沟道区的载流子迁移速率大于靠近源极的沟道区的载流子迁移速率，使得电流方向从第一存储节点141流向第一位线或从第二存储节点142流向第二位线时，第三NMOS晶体管123和第四NMOS晶体管124的饱和迁移速率较大，而电流方向从第一位线流向第一存储节点141或从第二位线流向第二存储节点142时，第三NMOS晶体管123和第四NMOS晶体管124的饱和迁移速率较小。

[0092] 当SRAM存储器在进行读操作时，字线WL施加高电平，第三NMOS晶体管123和第四NMOS晶体管124导通，第一位线BL和第二位线BLB施加高电平，由于第一存储节点141和第二存储节点142其中一个为低电平，电流从第一位线BL、第二位线BLB流向低电平的第一存储节点141或第二存储节点142，所述第一位线BL或第二位线BLB的电位降低，第一位线BL和第二位线BLB间电位产生电压差，当电压差达到一定值后打开与第一位线BL和第二位线BLB相连接的灵敏度放大器（未图示），对电压进行放大，再送到输出电路（未图示），读出数据。

[0093] 当SRAM存储器在进行写操作时，字线WL施加高电平，第三NMOS晶体管123和第四NMOS晶体管124导通，第一位线BL和第二位线BLB对应的一个施加高电平，一个施加低电平，由于第一存储节点141和第二存储节点142其中一个为高电平，另一个为低电平，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的第一存储节点141流向低电平的第一位线BL或从高电平的第二存储节点142流向低电平的第二位线BLB，使得高电平的第一存储节点142或第二存储节点142的电位降低，另一个低电平的第二存储节点142或第一存储节点141的电位提高，SRAM存储器单元存储新的数据。

[0094] 在本实施例中，由于电流方向从第一存储节点141流向第一位线或从第二存储节点142流向第二位线时，第三NMOS晶体管123和第四NMOS晶体管124的饱和迁移速率较大，而电流方向从第一位线流向第一存储节点141或从第二位线流向第二存储节点142时，第三NMOS晶体管123和第四NMOS晶体管124的饱和迁移速率较小，即读操作时，第三NMOS晶体管123和第四NMOS晶体管124的饱和源漏电流值较小，而写操作时，第三NMOS晶体管123和第四NMOS晶体管124的饱和源漏电流值较大。且所述读取裕度与下拉NMOS晶体管的饱和源漏电流值、传输晶体管的饱和源漏电流值之间的比值相关；写入裕度与传输晶体管的饱和源漏电流值、上拉PMOS晶体管的饱和源漏电流值之间的比值相关，当下拉NMOS晶体管、上拉PMOS晶体管不变时，可以同时提高SRAM存储单元的写入裕度和读取裕度，使得SRAM存储单元的稳定性得到提高。

[0095] 本发明实施例还提供了另一种利用所述MOS晶体管作为传输晶体管的SRAM存储单元电路，请参考图11，为本发明实施例的另一种SRAM存储单元电路的结构示意图，具体包括：

[0096] 第一PMOS晶体管211、第二PM OS晶体管212、第三PMOS晶体管213、第四PMOS晶体管214、第一NMOS晶体管221以及第二NMOS晶体管222；

[0097] 第一PMOS晶体管211的栅极、第一NMOS晶体管221的栅极、第二PMOS晶体管212的漏极、第二NMOS晶体管222的漏极、第四PMOS晶体管214的源极电连接，形成第二存储节点242；第二PMOS晶体管212的栅极、第二NMOS晶体管222的栅极、第一PMOS晶体管211的漏极、第一NMOS晶体管221的漏极、第三PMOS晶体管213的源极电连接，形成第一存储节点241，所述第一PMOS晶体管211、第二PMOS晶体管212、第一NMOS晶体管221、第二NMOS晶体管222形成双稳态电路，所述第一PMOS晶体管211、第二PMOS晶体管212为上拉晶体管，所述第一NMOS晶体管221、第二NMOS晶体管222为下拉晶体管；

[0098] 第三PMOS晶体管213和第四PMOS晶体管214作为传输晶体管，将第一位线BL、第二位线BLB与双稳态电路相连接；所述第三PMOS晶体管213和第四PMOS晶体管214的栅极与字线WL电连接，第三PMOS晶体管213的漏极与第一位线BL电连接，第四PMOS晶体管214的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管211的源极和第二PMOS晶体管212的源极与电源端251电连接；第一NMOS晶体管221的源极和第二NMOS晶体管122的源极与接地端252电连接；

[0099] 所述第三PMOS晶体管213和第四PMOS晶体管214的栅极结构两侧具有第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内填充满锗硅，所述第一沟槽内的锗硅作为第三PMOS晶体管213和第四PMOS晶体管214的源区，所述第二沟槽内的锗硅作为第三PMOS晶体管213和第四PMOS晶体管214的漏区，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。

[0100] 具体的，所述第一PMOS晶体管211、第二PMOS晶体管212的器件结构相同，所述第一NMOS晶体管221、第二NMOS晶体管222的器件结构相同，所述第三PMOS晶体管213和第四PMOS晶体管214的器件结构相同。

[0101] 在所述第三PMOS晶体管213和第四PMOS晶体管214的第一沟槽和第二沟槽中，所述锗硅中锗元素的摩尔百分比含量范围为0%~70%，所述源/漏区内掺杂的杂质离子为P型杂质离子。在本实施例中，所述第一沟槽330和第二沟槽340内锗硅中锗元素的摩尔百分比含量相同。在其他实施例中，所述第二沟槽内锗硅中锗元素的摩尔百分比含量大于所述第一沟槽内锗硅中锗元素的摩尔百分比含量，使得靠近第二沟槽的沟道区受到的压缩应力进一步大于靠近第一沟槽的沟道区受到的压缩应力。

[0102] 由于所述第二沟槽的侧壁向沟道区一侧突出，而第一沟槽的侧壁与半导体衬底表面垂直，填充满锗硅的第二沟槽产生的应力作用大于填充满锗硅的第一沟槽产生的应力作用，使得靠近第二沟槽的沟道区的载流子饱和迁移速率更大。在本发明实施例中，由于所述第二沟槽内的锗硅作为第三PMOS晶体管213和第四PMOS晶体管214的漏区，第一沟槽内的锗硅作为第三PMOS晶体管213和第四PMOS晶体管214的源区，即靠近漏极的沟道区的载流子迁移速率大于靠近源极的沟道区的载流子迁移速率，使得电流方向从第一存储节点241流向第一位线或从第二存储节点242流向第二位线时，第三PMOS晶体管213和第四PMOS晶体管214的饱和迁移速率较大，而电流方向从第一位线流向第一存储节点241或从第二位线流向第二存储节点242时，第三PMOS晶体管213和第四PMOS晶体管214的饱和迁移速率较小。

[0103] 当SRAM存储单元在进行读操作时，字线WL施加低电平，第三PMOS晶体管213和第四PMOS晶体管214导通，第一位线BL和第二位线BLB施加高电平，由于第一存储节点241和第二存储节点242其中一个为低电平，电流从第一位线BL、第二位线BLB流向低电平的第一存储节点241或第二存储节点242，所述第一位线BL或第二位线BLB的电位降低，第一位线BL和第二位线BLB间电位产生电压差，当电压差达到一定值后打开与第一位线BL和第二位线BLB相连接的灵敏度放大器（未图示），对电压进行放大，再送到输出电路（未图示），读出数据。

[0104] 当SRAM存储器在进行写操作时，字线WL施加低电平，第三PMOS晶体管213和第四PMOS晶体管214导通，第一位线BL和第二位线BLB对应的一个施加高电平，一个施加低电平，由于第一存储节点241和第二存储节点242其中一个为高电平，另一个为低电平，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的第一存储节点241向低电平的第一位线BL或从高电平的第二存储节点242流向低电平的第二位线BLB，使得高电平的第一存储节点242或第二存储节点242的电位降低，另一个低电平的第二存储节点242或第一存储节点241的电位提高，SRAM存储器单元存储新的数据。

[0105] 在本实施例中，由于所述电流方向从第一存储节点241流向第一位线或从第二存储节点242流向第二位线时，第三PMOS晶体管213和第四PMOS晶体管214的饱和迁移速率较大，而电流方向从第一位线流向第一存储节点241或从第二位线流向第二存储节点242时，第三PMOS晶体管213和第四PMOS晶体管214的饱和迁移速率较小，即读操作时，第三PMOS晶体管213和第四PMOS晶体管214的饱和源漏电流值较小，而写操作时，第三PMOS晶体管213和第四PMOS晶体管214的饱和源漏电流值较大。且所述读取裕度与下拉NMOS晶体管的饱和源漏电流值、传输晶体管的饱和源漏电流值之间的比值相关；写入裕度与传输晶体管的饱和源漏电流值、上拉PMOS晶体管的饱和源漏电流值之间的比值相关，当下拉NMOS晶体管、上拉PMOS晶体管不变时，可以同时提高SRAM存储单元的写入裕度和读取裕度，从而使得SRAM存储单元的稳定性得到提高。

[0106] 综上，本发明实施例的MOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的第一沟槽和位于所述栅极结构另一侧的半导体衬底内的第二沟槽，所述第一沟槽和第二沟槽内填充满应力材料，且所述第一沟槽的侧壁与半导体衬底表面垂直，第二沟槽的侧壁向沟道区一侧突出。由于所述MOS晶体管的沟道区受到的应力不对称，使得所述MOS晶体管的不同电流方向的饱和源漏电流不同。

[0107] 在本发明实施例的SRAM存储单元电路中，传输晶体管沟道区受到的应力不对称，可以在提高写操作时传输晶体管的饱和源漏电流的同时，降低读操作时传输晶体管的饱和源漏电流，从而可以同时提高SRAM存储单元的读取裕度和写入裕度，从而可以提高SRAM存储单元的读写稳定性。

[0108] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。