一种半导体存储器器件，包括：第一核心区域和第二核心区域，沿着与主轴平行的第一参考线而布置，第一参考线连接输入焊盘和输出焊盘；第一单元块和第二单元块，沿着第一参考线设置在第一核心区域中；第三单元块和第四单元块，沿着第一参考线设置在第二核心区域中；以及重复器，位于第三单元块和第四单元块之间，被配置成：接收从第一单元块或第二单元块输出的数据，放大接收的数据和将放大的数据传送到第二全局输入/输出线。所需全局输入/输出线的数目的减少带来了布局面积的减少。而且，由于针对有限数目的单元块在读取操作驱动重复器，可以减少信号增益，由此减少整体功耗。
第一核心区域和第二核心区域，所述第一核心区域和第二核心区域沿着基本与主轴平行的第一参考线而布置，所述第一参考线连接输入焊盘和输出焊盘；
第一单元块和第二单元块，所述第一单元块和第二单元块沿着所述第一参考线设置在所述第一核心区域中；
第三单元块和第四单元块，所述第三单元块和第四单元块沿着所述第一参考线设置在所述第二核心区域中；以及重复器，所述重复器位于所述第三单元块和所述第四单元块之间，被配置成：在用于所述第一单元块或所述第二单元块的读取操作中通过第一全局输入/输出线，接收从所述第一单元块或所述第二单元块输出的数据，放大接收的数据和将放大的数据传送到第二全局输入/输出线。
数据输出单元，所述数据输出单元被配置成经由所述第二全局输入/输出线来接收由所述重复器放大的数据，并输出接收的数据到第三全局输入/输出线。
3.如权利要求2所述的半导体存储器器件，其中，所述数据输出单元包括管寄存器和多路复用器，以连续地输出通过所述第二全局输入/输出线传送的数据。
4.如权利要求2所述的半导体存储器器件，其中，所述数据输出单元和所述重复器沿着基本与所述主轴正交的第二参考线而布置。
数据输入/输出缓冲器，所述数据输入/输出缓冲器被配置成经由所述第三全局输入/输出线来接收数据、缓冲接收的数据并经由焊盘单元来输出缓冲的数据。
控制电路单元，所述控制电路单元通过第一本地输入/输出线与所述第一单元块连接、经由第二本地输入/输出线与所述第二单元块连接、并通过所述第一全局输入/输出线与所述重复器连接。
7.如权利要求6所述的半导体存储器器件，其中，所述控制电路单元在用于所述第一单元块的读取操作中通过所述第一本地输入/输出线来接收所述第一单元块的数据、对接收的数据进行感测和放大并输出感测和放大的数据到所述第一全局输入/输出线。
8.如权利要求7所述的半导体存储器器件，其中，所述控制电路单元在用于所述第二单元块的读取操作中通过所述第二本地输入/输出线来接收所述第二单元块的数据、对接收的数据进行感测和放大并输出感测和放大的数据到所述第一全局输入/输出线。
控制电路单元，所述控制电路单元通过第一本地输入/输出线与所述第三单元块连接并通过第二本地输入/输出线与所述第四单元块连接。
10.如权利要求9所述的半导体存储器器件，其中，所述控制电路单元在用于所述第三单元块的读取操作中通过所述第一本地输入/输出线来接收所述第三单元块的数据、对接收的数据进行感测和放大并通过所述第二全局输入/输出线输出感测和放大的数据到所述数据输出单元。
11.如权利要求10所述的半导体存储器器件，其中，所述控制电路单元在用于所述第四单元块的读取操作中通过所述第二本地输入/输出线来接收所述第四单元块的数据、对接收的数据进行感测和放大并通过所述第二全局输入/输出线输出感测和放大的数据到所述数据输出单元。
第一控制电路单元，所述第一控制电路单元位于第一单元块和第二单元块之间，所述第一单元块和第二单元块沿着基本与主轴平行的第一参考线设置在第一核心区域中，所述第一参考线连接输入焊盘和输出焊盘，所述第一控制电路单元通过第一本地输入/输出线与所述第一单元块连接并通过第二本地输入/输出线与所述第二单元块连接；
第二控制电路单元，所述第二控制电路单元位于第三单元块和第四单元块之间，所述第三单元块和第四单元块沿着所述第一参考线设置在第二核心区域中，通过第三本地输入/输出线与所述第三单元块连接并通过第四本地输入/输出线与所述第四单元块连接；以及重复器，所述重复器位于所述第三单元块和所述第四单元块之间，被配置成：在用于所述第一单元块或所述第二单元块的读取操作中通过第一全局输入/输出线，接收从所述第一单元块或所述第二单元块输出的数据，放大接收的数据和将放大的数据传送到第二全局输入/输出线，其中，所述第一核心区域和所述第二核心区域沿着所述第一参考线来设置。
13.如权利要求12所述的半导体存储器器件，还包括，
数据输出单元，所述数据输出单元被配置成通过所述第二全局输入/输出线来接收由重复器放大的数据，并输出接收的数据至第三全局输入/输出线。
14.如权利要求13所述的半导体存储器器件，其中，所述数据输出单元包括管寄存器和多路复用器，以连续地输出通过所述第二全局输入/输出线传送的数据。
15.如权利要求13所述的半导体存储器器件，其中，所述数据输出单元和所述重复器沿着基本与所述主轴正交的第二参考线而布置。
16.如权利要求13所述的半导体存储器器件，还包括：
数据输入/输出缓冲器，所述数据输入/输出缓冲器被配置成经由所述第三全局输入/输出线来接收数据、缓冲接收的数据并经由焊盘单元来输出缓冲的数据。
17.如权利要求12所述的半导体存储器器件，其中，所述第一控制电路单元在用于所述第一单元块的读取操作中通过所述第一本地输入/输出线来接收所述第一单元块的数据、对接收的数据进行感测和放大并输出感测和放大的数据到所述第一全局输入/输出线。
18.如权利要求17所述的半导体存储器器件，其中，所述第一控制电路单元在用于所述第二单元块的读取操作中通过所述第二本地输入/输出线来接收所述第二单元块的数据、对接收的数据进行感测和放大并输出感测和放大的数据到所述第一全局输入/输出线。
19.如权利要求13所述的半导体存储器器件，其中，所述第二控制电路单元在用于所述第三单元块的读取操作中通过所述第三本地输入/输出线来接收所述第三单元块的数据、对接收的数据进行感测和放大并通过所述第二全局输入/输出线输出感测和放大的数据到所述数据输出单元。
20.如权利要求19所述的半导体存储器器件，其中，所述第二控制电路单元在用于所述第四单元块的读取操作中通过所述第四本地输入/输出线来接收所述第四单元块的数据、对接收的数据进行感测和放大并通过所述第二全局输入/输出线输出感测和放大的数据到所述数据输出单元。
半导体存储器器件
[0001] 相关申请的交叉引用
[0002] 本申请要求2012年7月11日向韩国知识产权局提交的申请号为10-2012-0075791的韩国专利申请的优先权，其全部内容通过引用合并于此。
背景技术
[0003] DRAM的路径包括行地址路径、列地址路径和数据路径。在行地址路径中，执行操作来从输入地址中提取行地址、按照行地址来选择字线、并通过感测放大器来放大与选中的字线连接的存储器单元的数据。在列地址路径中，通过列地址控制电路从输入地址中提取列地址(此后，称作列地址控制操作)，并执行操作来对列地址解码并通过选择性地使能输出使能信号来选择存储器单元。最后，在数据路径中，通过选中的输出使能信号的操作来输出位线的数据或者通过位线来将输入数据储存到存储器单元。
[0004] 在半导体存储器器件中，通常情况是用于输入输出地址、命令和数据的焊盘被设置在芯片的中心部分。然而，在包括在移动终端中的半导体存储器器件中，焊盘通常设置在外围区域中。具体来说，用于输入地址信息和命令的焊盘设置在一个外围区域中，而用于输入输出数据的焊盘设置在另一个外围区域中。
发明内容
[0005] 在一个实施例中，一种半导体存储器器件，包括：第一核心区域和第二核心区域，所述第一核心区域和第二核心区域沿着与主轴平行的第一参考线而布置，所述第一参考线连接输入焊盘和输出焊盘；第一单元块和第二单元块，所述第一单元块和第二单元块沿着所述第一参考线设置在所述第一核心区域中；第三单元块和第四单元块，所述第三单元块和第四单元块沿着所述第一参考线设置在所述第二核心区域中；以及重复器，所述重复器位于所述第三单元块和所述第四单元块之间，被配置成：在用于所述第一单元块或所述第二单元块的读取操作中通过第一全局输入/输出线，接收从所述第一单元块或所述第二单元块输出的数据，放大接收的数据和将放大的数据传送到第二全局输入/输出线。
[0006] 在另一个实施例中，一种半导体存储器器件，包括：第一控制电路单元，所述第一控制电路单元位于第一单元块和第二单元块之间，所述第一单元块和第二单元块沿着与主轴平行的第一参考线设置在所述第一核心区域中，所述第一参考线连接输入焊盘和输出焊盘，所述第一控制单元通过第一本地输入/输出线与所述第一单元块连接并通过第二本地输入/输出线与所述第二单元块连接；第二控制电路单元，所述第二控制电路单元位于第三单元块和第四单元块之间，所述第三单元块和第四单元块沿着所述第一参考线设置在所述第二核心区域中，通过第三本地输入/输出线与所述第三单元块连接并通过第四本地输入/输出线与所述第四单元块连接；以及重复器，所述重复器位于所述第三单元块和所述第四单元块之间，被配置成：在用于所述第一单元块或所述第二单元块的读取操作中通过第一全局输入/输出线，接收从所述第一单元块或所述第二单元块输出的数据，放大接收的数据和将放大的数据传送到第二全局输入/输出线，其中，所述第一核心区域和所述第二核心区域沿着所述第一参考线来设置。
附图说明
[0007] 当结合附图考虑通过参考以下的详细描述时，上述的特征和优点以及其它的特征和优点将变得更加明显，其中：
[0008] 图1是示出根据实施例的半导体存储器器件的配置的框图；
[0009] 图2是示出图1中所示的半导体存储器器件中的第一和第九单元块的读取操作的框图；以及
[0010] 图3是示出图1中所示的半导体存储器器件中的第七和第十五单元块的读取操作的框图。
具体实施方式
[0011] 在下文中将参照附图来更详细地描述实施例。尽管参考一些实例描述了实施例，但是应理解本领域技术人员可以设想的各种变化和改型也落入本发明的精神和范围内。实施例也可以以不同形式来实现，且不应被解释为限于这里所描述的实施例。
[0012] 在图1中，半导体存储器器件包括第一核心区域1、第二核心区域2、第三核心区域3、第四核心区域4、第一焊盘单元5、数据输入/输出缓冲器6和第二焊盘单元7。第一核心区域1和第二核心区域2沿着基本与主轴100平行的第一参考线(未示出)而设置，第一参考线连接第一焊盘单元5和第二焊盘单元7。第三核心区域3和第四核心区域4沿着第二参考线(未示出)而设置，位于主轴100的相对侧且基本与主轴100平行，第二参考线连接第一焊盘单元5和第二焊盘单元7。第一焊盘单元5接收地址和命令。数据输入/输出缓冲器6在写入操作中经由第二焊盘单元7接收数据，在读取操作中经由第二焊盘单元7输出数据。第一核心区域1和第三核心区域3位于主轴100的相对侧，且第二核心区域2和第四核心区域4也位于主轴100的相对侧。根据实施例，可以设想：第一焊盘单元5和第二焊盘单元7分别设置在主轴100的最接近第一端点和第二端点的外围区域处。第一核心区域1和第二核心区域2设置在第一焊盘单元5和第二焊盘单元7之间的主轴100的第一侧上，而第三核心区域3和第四核心区域4设置在第一焊盘单元5和第二焊盘单元7之间的主轴100的相对侧上。
[0013] 第一核心区域1包括第一至第四单元块以及第一控制电路单元11。第一控制电路单元11通过第一本地输入/输出线LIO1与第一单元块连接、通过第二本地输入/输出线LIO2与第二单元块连接、通过第三本地输入/输出线LIO3与第三单元块连接、以及通过第四本地输入/输出线LIO4与第四单元块连接。在用于第一单元块的读取操作中，第一控制电路单元11通过第一本地输入/输出线LIO1来接收第一单元块的数据、感测并放大该数据、并将放大的数据输出到第一全局输入/输出线GIO1。在用于第二单元块的读取操作中，第一控制电路单元11通过第二本地输入/输出线LIO2来接收第二单元块的数据、感测并放大该数据、并将放大的数据输出到第一全局输入/输出线GIO1。在用于第三单元块的读取操作中，第一控制电路单元11通过第三本地输入/输出线LIO3来接收第三单元块的数据、感测并放大该数据、并将放大的数据输出到第一全局输入/输出线GIO1。在用于第四单元块的读取操作中，第一控制电路单元11通过第四本地输入/输出线LIO4来接收第四单元块的数据、感测并放大该数据、并将放大的数据输出到第一全局输入/输出线GIO1。第一控制电路单元11包括诸如输入/输出线感测放大器的电路。
[0014] 第二核心区域2包括第五至第八单元块、第二控制电路单元21、第一重复器22和第一数据输出单元23。第二控制电路单元21通过第五本地输入/输出线LIO5与第五单元块连接、通过第六本地输入/输出线LIO6与第六单元块连接、通过第七本地输入/输出线LIO7与第七单元块连接、以及通过第八本地输入/输出线LIO8与第八单元块连接。在用于第五单元块的读取操作中，第二控制电路单元21通过第五本地输入/输出线LIO5来接收第五单元块的数据、感测并放大该数据、并将放大的数据输出到第一数据输出单元23。在用于第六单元块的读取操作中，第二控制电路单元21通过第六本地输入/输出线LIO6来接收第六单元块的数据、感测并放大该数据、并将放大的数据输出到第一数据输出单元23。在用于第七单元块的读取操作中，第二控制电路单元21通过第七本地输入/输出线LIO7来接收第七单元块的数据、感测并放大该数据、并将放大的数据输出到第一数据输出单元23。在用于第八单元块的读取操作中，第二控制电路单元21通过第八本地输入/输出线LIO8来接收第八单元块的数据、感测并放大该数据、并将放大的数据输出到第一数据输出单元23。第二控制电路单元21包括诸如输入/输出线感测放大器的电路。第一重复器22通过第一全局输入/输出线GIO1与第一控制电路11连接。在用于第一至第四单元块的读取操作中，第一重复器22经由第一全局输入/输出线GIO1接收由第一控制电路单元11感测并放大的数据，放大接收的数据，并将放大的数据输出至第二全局输入/输出线GIO2。在用于第一至第四单元块的读取操作中，第一数据输出单元23接收经由第二全局输入/输出线GIO2传送的数据，并将接收的数据输出至第三全局输入/输出线GIO3。在用于第五至第八单元块的读取操作中，第一数据输出单元23接收经由第二控制电路单元21传送的数据，并将接收的数据输出至第三全局输入/输出线GIO3。第一数据输出单元23包括诸如管寄存器和多路复用器的电路，以用于在读取操作中的连续数据输出。
[0015] 第三核心区域3包括第九至第十二单元块以及第三控制电路单元31。第三控制电路单元31通过第九本地输入/输出线LIO9与第九单元块连接、通过第十本地输入/输出线LIO10与第十单元块连接、通过第十一本地输入/输出线LIO11与第十一单元块连接、以及通过第十二本地输入/输出线LIO12与第十二单元块连接。在用于第九单元块的读取操作中，第三控制电路31通过第九本地输入/输出线LIO9来接收第九单元块的数据、感测并放大该数据、并将放大的数据输出到第四全局输入/输出线GIO4。在用于第十单元块的读取操作中，第三控制电路单元31通过第十本地输入/输出线LIO10来接收第十单元块的数据、感测并放大该数据、并将放大的数据输出到第四全局输入/输出线GIO4。在用于第十一单元块的读取操作中，第三控制电路单元31通过第十一本地输入/输出线LIO11来接收第十一单元块的数据、感测并放大该数据、并将放大的数据输出到第四全局输入/输出线GIO4。在用于第十二单元块的读取操作中，第三控制电路单元31通过第十二本地输入/输出线LIO12来接收第十二单元块的数据、感测并放大该数据、并将放大的数据输出到第四全局输入/输出线GIO4。第三控制电路单元31包括诸如输入/输出线感测放大器的电路。
[0016] 第四核心区域4包括第十三至第十六单元块、第四控制电路单元41、第二重复器42和第二数据输出单元43。第四控制电路单元41通过第十三本地输入/输出线LIO13与第十三单元块连接、通过第十四本地输入/输出线LIO14与第十四单元块连接、通过第十五本地输入/输出线LIO15与第十五单元块连接、以及通过第十六本地输入/输出线LIO16与第十六单元块连接。在用于第十三单元块的读取操作中，第四控制电路单元41通过第十三本地输入/输出线LIO13来接收第十三单元块的数据、感测并放大该数据、并将放大的数据输出到第二数据输出单元43。在用于第十四单元块的读取操作中，第四控制电路单元41通过第十四本地输入/输出线LIO14来接收第十四单元块的数据、感测并放大该数据、并将放大的数据输出到第二数据输出单元43。在用于第十五单元块的读取操作中，第四控制电路单元41通过第十五本地输入/输出线LIO15来接收第十五单元块的数据、感测并放大该数据、并将放大的数据输出到第二数据输出单元43。在用于第十六单元块的读取操作中，第四控制电路单元41通过第十六本地输入/输出线LIO16来接收第十六单元块的数据、感测并放大该数据、并将放大的数据输出到第二数据输出单元43。第四控制电路单元41包括诸如输入/输出线感测放大器的电路。第二重复器42通过第四全局输入/输出线GIO4与第三控制电路31连接。在用于第九至第十二单元块的读取操作中，第二重复器42经由第四全局输入/输出线GIO4接收由第三控制电路单元31感测并放大的数据，放大接收的数据，并将放大的数据输出至第五全局输入/输出线GIO5。在用于第九至第十二单元块的读取操作中，第二数据输出单元
43接收经由第五全局输入/输出线GIO5传送的数据，并将接收的数据输出至第六全局输入/输出线GIO6。在用于第十三至第十六单元块的读取操作中，第二数据输出单元43接收经由第四控制电路单元41传送的数据，并将接收的数据输出至第六全局输入/输出线GIO6。第二数据输出单元43包括诸如管寄存器和多路复用器的电路，以用于在读取操作中的连续数据输出。
[0017] 此后，将分成参考图2来执行用于第一单元块和第九单元块的读取操作的情况和参考图3来执行用于第七单元块和第十五单元块的读取操作的情况，来描述上述配置的半导体存储器器件的读取操作。
[0018] 参见图2，在执行用于第一单元块和第九单元块的读取操作的情况下，第一控制电路单元11通过第一本地输入/输出线LIO1来接收第一单元块的数据，并感测和放大接收到的数据。第三控制电路单元31通过第九本地输入/输出线LIO9来接收第九单元块的数据，并感测和放大接收到的数据。第一重复器22通过第一全局输入/输出线GIO1来接收由第一控制电路单元11接收和感测的数据，对接收的数据进行放大，并将放大的数据传送至第二全局输入/输出线GIO2。第二重复器42通过第四全局输入/输出线GIO4来接收由第三控制电路单元31接收和感测的数据，对接收的数据进行放大，并将放大的数据传送至第五全局输入/输出线GIO5。第一数据输出单元23接收经由第二全局输入/输出线GIO2传送的数据，并将接收的数据输出至第三全局输入/输出线GIO3。数据输入/输出缓冲器6对经由第三全局输入/输出线GIO3传送的数据进行缓冲，并将缓冲的数据输出至第二焊盘单元7。第二数据输出单元43接收经由第五全局输入/输出线GIO5传送的数据，并将接收的数据输出至第六全局输入/输出线GIO6。数据输入/输出缓冲器6对经由第六全局输入/输出线GIO6传送的数据进行缓冲，并将缓冲的数据输出至第二焊盘单元7。
[0019] 参见图3，在执行用于第七单元块和第十五单元块的读取操作的情况下，第二控制电路单元21通过第七本地输入/输出线LIO7来接收第七单元块的数据，并感测和放大接收到的数据。第四控制电路单元41通过第十五本地输入/输出线LIO15来接收第十五单元块的数据，并感测和放大接收到的数据。第一数据输出单元23接收从第二控制电路单元21传送的数据，并将接收的数据输出至第三全局输入/输出线GIO3。数据输入/输出缓冲器6对经由第三全局输入/输出线GIO3传送的数据进行缓冲，并将缓冲的数据输出至第二焊盘单元7。第二数据输出单元43接收从第四控制电路单元41传送的数据，并将接收的数据输出至第六全局输入/输出线GIO6。数据输入/输出缓冲器6对经由第六全局输入/输出线GIO6传送的数据进行缓冲，并将缓冲的数据输出至第二焊盘单元7。
[0020] 如上所述，根据实施例的半导体存储器器件包括第一重复器22，所述第一重复器22被配置成：在执行包括在第一核心区域1中的第一至第四单元块的读取操作的情况下，通过第一全局输入/输出线GIO1来接收数据并对接收的数据进行放大。半导体存储器器件还包括第二重复42，所述第二重复器42被配置成：在执行包括在第三核心区域3中的第九至第十三单元块的读取操作的情况下，通过第四全局输入/输出线GIO4来接收数据并对接收的数据进行放大。第一重复器22被设置成接近第二核心区域2的中心部分，且不接收第二核心区域2的数据。第二重复器42被设置成接近第四核心区域4的中心部分，且不接收第四核心区域4的数据。也就是说，第一重复器22和第二重复器42仅仅在用于包括在第一核心区域1和第三核心区域3中的单元块的读取操作中、接收并放大经由第一全局输入/输出线GIO1和第四全局输入/输出线GIO4传送的数据。因而，由于不需要用于接收包括在第二核心区域2和第四核心区域4中的单元块的数据的全局输入/输出线，可以减少布局面积。而且，由于第一重复器22和第二重复器42仅仅在用于包括在第一核心区域1和第三核心区域3中的单元块的读取操作中被驱动，当与放大从包括在所有核心区域1、2、3、4中的单元块传送的数据的情况相比时，可以减少信号增益。因而，可以减少第一重复器22和第二重复器42的功耗。
[0021] 以上出于示例性目的已经公开了实施例。本领域的技术人员将会理解的是，在不脱离所附权利要求所公开的本发明的范围和精神的情况下，可以进行各种修改、增加以及替换。
