使用多层通路的3D集成电路

摘要

可形成穿透基板通路，其具有通过顶基板表面的顶部通路以及通过底基板表面的底部通路。顶部截面可具有对应设计规则的最小截面，且顶部深度可对应于可施行纵横比（aspect ratio）。可填充或栓塞顶部通路，从而可继续进行顶侧处理。底部通路可具有较大的截面，以利易于形成通过其中的导电路径。底部通路从背侧延伸至顶部通路的底部且在基板薄化后形成。从接合的顶部通路及底部通路移除牺牲性填充材料后，可形成导电路径以完成穿透基板通路。

权利要求

1.一种穿透基板通路结构，从半导体基板的顶表面延伸至所述基板的底表面，所述穿透基板通路包括：至少两个第一通路部分，从所述顶表面延伸并进入所述基板，其中所述第一通路部分中的一个具有与所述第一通路部分中的另一个不同的尺寸；

第二通路部分，从所述底表面延伸至所述第一通路部分；

导电路径，由连续单一材料所形成，从所述顶表面至所述底表面在所述第一通路部分及所述第二通路部分内延伸；以及设置在所述顶表面上的多个介电层，其中所述第一通路部分中的所述一个比所述第一通路部分中的所述另一个延伸通过所述多个介电层更大的深度。

2.如权利要求1所述的结构，还包含介电衬层，将所述导电路径与所述基板分开。

3.如权利要求1所述的结构，其中所述第一通路部分衬有热氧化物。

4.如权利要求1所述的结构，其中所述第一通路部分中的至少一个具有逆锥形状。

5.如权利要求1所述的结构，其中所述导电路径包括所述单一材料的环形涂层，且介电材料设置在所述环形涂层的内表面上。

6.如权利要求1所述的结构，其中所述第一通路部分具有第一截面，且所述第二通路部分具有等于或大于所述第一截面的第二截面。

7.如权利要求6所述的结构，其中所述第二通路部分具有非均匀截面，且所述第二截面在所述第二通路部分的远端，或其中所述第一通路部分具有非均匀截面，且所述第一截面量测于所述第一通路部分的顶端。

8.一种穿透基板通路结构，从半导体基板的顶表面延伸至所述基板的底表面，所述穿透基板通路结构包括：至少两个顶通路部分，从设置在所述顶表面上方的接触延伸入所述基板，所述顶通路部分衬有热氧化物，其中所述顶通路部分中的一个具有与所述顶通路部分中的另一个不同的尺寸；

至少两个底通路部分，从所述底表面分别延伸至所述至少两个顶通路部分；

导电路径，从所述顶表面延伸至所述底表面并分别通过所述至少两个顶通路部分及所述至少两个底通路部分；以及设置在所述顶表面上的多个介电层，其中所述顶通路部分中的所述一个比所述顶通路部分中的所述另一个延伸通过所述多个介电层更大的深度。

9.如权利要求8所述的结构，其中所述导电路径包括W或Cu，或W或Cu的合金。

10.一种形成穿过基板的通路的方法，所述基板具有前侧、背侧以及初始深度，所述方法包括：提供所述基板，所述基板具有形成为通过所述前侧的至少两个盲通路，所述至少两个盲通路分别具有由填充材料密封的前端，所述前端邻接设置在所述前侧上方的接触，所述至少两个盲通路于所述基板内具有背端，所述至少两个盲通路延伸入所述基板且小于所述初始深度；

形成至少两个背侧通路，延伸通过所述背侧且打开所述背端以形成多段式腔穴；

其中所述至少两个盲通路中的一个具有与所述至少两个盲通路中的另一个不同的尺寸；以及设置在所述前侧上的多个介电层，其中所述至少两个盲通路中的所述一个比所述至少两个盲通路中的所述另一个延伸通过所述多个介电层更大的深度。

11.如权利要求10所述的方法，还包括在提供所述基板的步骤前：形成通过所述基板的顶表面的所述盲通路；

施用填充材料以密封所述前端；

形成邻接所述盲通路的顶端的所述接触；以及

其中在形成所述盲通路的步骤后，至少一个半导体器件形成于所述前侧中。

12.如权利要求10所述的方法，还包括在形成背侧通路的步骤前：附接载体至所述基板；

移除所述背侧的层，由此所述基板达到最终深度，其中所述盲通路延伸入所述基板且小于所述最终深度。

13.如权利要求10所述的方法，还包括以导电材料填充所述多段式腔穴。

14.如权利要求10所述的方法，还包括以共形介电衬层衬垫所述背侧通路，或以共形衬层衬垫所述多段式腔穴。

说明书

使用多层通路的3D集成电路

[0001] 相关申请的交叉引用

[0002] 本申请要求具有相同发明名称并转让给相同的受让人的审查中申请13/101268（代理案号为FIS920100241US1）的优先权。该审查中申请的全部公开内容通过引用结合于此。

技术领域

[0003] 本发明关于半导体结构及其制造技术。具体而言，本发明关于多段式结构，以连接堆叠半导体芯片中的装置及集成电路。

背景技术

[0004] 对于更密集形成集成电路有着持续性的需求。一方案是降低电路元件的实体比例，而可在芯片的给定横向区域内形成更多元件。另一方案是使用芯片接合芯片、芯片接合晶片或晶片接合晶片的三维(3D)芯片至芯片堆叠技术，垂直整合两个或更多芯片，其中各芯片具有半导体装置及互连布线(例如集成电路)。3D堆叠在众多益处中能得到密度较高的集成有源电路、强化效能以及改善形成因素。目前有许多3D堆叠技术的应用，在众多应用中包括高效能处理装置、视频及图形处理器、高密度及高频带存储器芯片。

[0005] 此种3D结构使用穿透基板通路(through-substrate via，TSV)，以提供形成在多半导体基板层上的集成电路及装置中或之间的电连接。举例而言，3D结构具有将外部连接(封装)分开的至少一下芯片以及上芯片。上芯片的装置的电力可通过TSV通过下芯片传输。

[0006] TSV优选具有高导电性，同时耗用最少的基板表面区域，因而使此种区域可用于额外功能，例如添加逻辑或存储器。由此手段，TSV所耗用的区域应不超过足以处理设计电流负载的区域，亦即能避免电迁移效应、过热及/或压降。若此种最小区域为圆形，则区域的直径称为“电流最小尺寸”。TSV的轴通常实质垂直于芯片的平面方向。由于延伸通过芯片的深度，TSV的长度大约为芯片的厚度，其可比仅延伸最多几个后段工艺(BEOL)互连层的一般互连通路大上几个数量级。换言之，长度对“电流最小尺寸”的TSV纵横比可为非常高。

[0007] 铜的高导电性使其成为TSV的优选材料，但是例如形成足够均匀的衬层、阻障层及/或种子层以及/或导电填充TSV等工艺挑战，有效地将铜特征限制于中度纵横比。以穿过基板的给定深度而言，TSV宽度通常必须增加到大于电流最小尺寸以维持中度的纵横比。所造成相对大的铜TSV则面临包含CTE不匹配及晶片弯曲等整合及可靠度的挑战。较高纵横比的特征可利用钨形成，但是钨的导电性较差。以同等载流量而言，钨TSV必须具有比铜TSV还大的截面，形成不是单一较宽的TSV就是一组窄的TSV。

发明内容

[0008] 根据本公开，可通过可避免许多已知穿透基板通路相关问题的工艺来形成穿透基板通路。所公开的穿透基板通路包含第一部分通路，形成通过顶基板表面并与形成通过底基板表面的第二部分通路接合。顶部截面可具有对应电流最小尺寸的截面，且顶部深度可对应于可施行纵横比。可以牺牲性填充材料填充或栓塞顶部通路，而可继续进行顶侧处理。可选择填充材料以限制相对于基板的热膨胀差异。底部通路从背侧延伸至顶部通路的底部，且在薄化基板后形成。可在接合顶部通路及底部通路后完成穿透基板通路。穿透基板通路的导电路径可形成为材料的单一沉积，从顶基板表面连续延伸至底基板表面。根据某些实施例，顶通路部分可衬有介电材料，且于特定实施例中，介电材料为热氧化物。

[0009] 根据本公开，可通过在未导电填充顶部及未形成并导电填充此种穿透基板通路的底部分前直到薄化基板后，形成穿透基板通路的顶部分，而免除因形成穿透基板通路于(晶片)基板中然后薄化该基板所造成的晶片弯曲。此外，形成大截面特征以维持该特征的可管理总纵横比的问题，可通过根据电流负载标准尺寸化穿透基板通路的顶部分而最小化顶截面积以及利用可具有较大截面积的第二部分完成穿透基板通路来解决。

[0010] 根据本公开的另一观点，提供一种形成多段式穿透基板通路的方法。本方法包含提供基板，其具有盲通路形成于其中，盲通路具有前端，由填充材料密封并邻接设置在基板之前侧上方的接触，盲通路于基板内具有背端并延伸入基板且小于初始深度；形成将背端打开的背侧通路。在某些实施例中，在移除填充材料暴露接触以后，可形成通过得到的多段式腔室的导电路径。

附图说明

[0011] 参考详细说明并配合附图对例示实施例(架构及操作方法)可有最佳的了解。

[0012] 图1及图2显示延伸入基板顶表面的多段式通路的顶部。

[0013] 图3显示具有填充材料栓塞的多段式通路的顶部。

[0014] 图4A至图4C显示使用背侧处理形成多段式通路。

[0015] 图5A及图5B显示根据本公开的各种实施例的导电TSV。

[0016] 图6及图7显示根据本公开其他实施例的导电TSV。

具体实施方式

[0017] 如上所述，本公开关于新颖的TSV结构及其形成方法，现将参考附图详细说明。应注意在不同实施例中类似的附图标记指代类似的元件。附图并不一定依比例绘制。

[0018] 应了解当元件为层、区域、或基板且表示在另一元件“上”或”上方”时，其可直接于另一元件上或可能有中间元件。相对地，当元件表示为“直接在上”或“直接在上方”即无中间元件。亦应了解当元件表示为与另一元件“连接”或“耦接”，其可直接与另一元件连接或耦接，或者可能有中间元件。相对地，当元件表示为与另一元件“直接连接”或“直接耦接”，即无中间元件。

[0019] 现参考图1，显示具有初始厚度D(i)的半导体基板110。一或更多半导体装置(未显示)可形成于基板的顶表面111。一或更多介电层150设置于顶表面111上方。顶部通路120可利用光刻及蚀刻形成通过介电层150，并延伸过顶表面111且进入基板110。一般而言，使用反应式离子蚀刻，但本发明不限于此。

[0020] 顶部通路120具有截面121。截面可由至少两个因素决定。一个因素为要形成特征的金属化层，因为对于任何给定层中可形成的特征尺寸有实际上的限制。第二个因素为电设计负载，因为最终形成的导电路径必须具有足以处理电流(给定构成导电路径的材料及穿过其形成的绝缘材料)的截面而不会有电迁移、过热、压降或其他负载引致的缺点(电流最小尺寸)。在电流最小尺寸大于在特定层中可形成的状况中，一个选择方案为形成多个特征，将其并连由此可分散电流负载。截面121可为0.04至5微米的范围，但是亦可为更大或更小的尺寸。以某些实施例而言，截面121可为0.04至1.0微米的范围，在其他实施例中，则可为1.2至4.0微米的范围。

[0021] 可基于可管理的纵横比，相对于截面121来选择顶部通路120的深度，其中特定的设计选择，例如给定的蚀刻化学或特定导电材料的填充特性可决定“可管理”的纵横比范围。顶部通路120延伸入基板110至深度Ｄ(top)。于某些实施例中，Ｄ(top)为2至10微米。在此时，顶部通路并未接触其底端的另一特征，所以可称为“盲通路”。

[0022] 在此时，可使用已知技术选择性衬垫顶部通路120。衬层122可利用共形无机或有机介电材(例如CVD氧化物、有机硅酸盐、热氧化物或CVD氮化物)沉积形成。在以填充材料124填充顶部通路120后(顶部通路不一定要完全填满)，可对基板110进行其他处理。在某些实施例中，如图3所示，以填充材料324填塞顶部通路320的顶端323而不是完全填满就足够了，甚至是优选的。回到图1，填充材料124可为多晶硅或介电材、或一或更多适合用于衬层
122的材料、或其组合。填充材料可为牺牲材料(最终会从通路移除)，于此状况为将其选择为能利用选择性蚀刻移除。若有需要，在沉积填充材料124前或后，可移除任何可能已沉积于层150表面的衬层材料122。CMP可从层150表面移除不要的填充材料及衬层材料。可于另一介电层151中形成接触152，其直接接触顶部通路120的顶端123。接触152可为传统BEOL接触垫或通路，包含例如Cu或W。

[0023] 于本文中，基板可包含任何半导体，例如可使用Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP及其他III/V或II/VI族化合物半导体。除了上述所列半导体材料类型，本发明亦考虑半导体基板为层状半导体，例如Si/SiGe、Si/SiC、绝缘层上硅(SOI)或绝缘层上硅锗(SGOI)。再者，基板110可为单晶、多晶、非晶，或具有单晶部分、多晶部分及非晶部分中至少两者的组合。

[0024] 另一实施例显示于图2。可在BEOL工艺之前先形成顶部通路220。甚至可在半导体基板210的顶表面211上建构半导体装置(未显示)之前先形成顶部通路220，这消除一些工艺限制。在某些实施例中，有利的是在沉积填充材料124之前先形成衬层122。衬层122可为热氧化物，亦即将基板(例如硅半导体基板)暴露于高温氧化氛围而形成在表面上的氧化层。衬层122可在可能负面影响先前所形成装置性质的温度下形成。在利用填充材料124填充(或至少栓塞)顶部通路220后，可对基板210进行其他处理。如上所述，工艺考量可决定填充材料224是在任何衬层材料沉积之前或之后进行沉积，若有衬层存在时，可决定填充材料是在移除此种已沉积在顶表面211上方的衬层材料之前或之后进行沉积。自顶表面211移除不要的填充材料及衬层材料后(例如通过CMP)，与顶部通路220的顶端223邻接的接触252可形成在介电层250中。此接触可紧接着形成或在额外的处理及/或建构半导体装置后形成。包含线路253及通路254的其他BEOL互连金属化可形成在其他介电层251中。接触252可为接触垫或通路，其包含导电材料如Cu或W。

[0025] 图4A显示图1的实施例的其他处理。这些步骤可类似地应用到其他实施例(例如图4A右侧未标示的通路)。连接载体460，其可为最后的BEOL步骤或在BEOL终结后例如在涂敷BLM(C4的可润湿图案化金属层)或涂敷C4后进行。然后可将基板410薄化至最终厚度D(f)，而形成新的底表面412。最终厚度D(f)可约为50微米，但最终厚度也可为更厚或更薄。须注意，最终厚度D(f)大于顶部通路在基板内延伸的深度D(top)。可使用已知的蚀刻工艺来形成底通路430，其通过底表面412且至少部分暴露顶通路420的底部425。优选为等离子体蚀刻。可执行通路430的蚀刻以在顶通路420的暴露端425保留或移除(视需要)衬层422(若有的话)。如已知，可基于蚀刻发射光谱判断底通路蚀刻的终点。

[0026] 底通路长度D(b)通常约基板厚度D(f)减去D(top)的差值。可相对于长度D(b)，基于可管理的长比宽(即纵横比)来选择底通路宽度431，该纵横比可在10与1之间且优选可在1.5与5之间。在某些实施例中，底部通路宽度431可等于顶通路宽度421(或者若部分具有不一致的截面，则至少在顶部通路与底部通路相交处为相等)。然而，一般而言，底通路宽度
431会大于顶部通路宽度421，且底通路宽度431可为5微米或更大。

[0027] 可利用如同审查中的申请案12/987202号所披露的或IR或其他已知的背侧对准技术，达到底部与顶部的对准。IR因足印及处理要求最低所以较有优势。

[0028] 现在参考图4B，可使用已知技术将衬层432沉积于底部通路430的侧壁上以隔离TSV。衬层432亦可沉积于表面412上及底通路430的远端435上。衬层432可为任何共形介电材，例如氧化硅或氮化硅，且可以例如已知技术如CVD进行沉积。依据是否在涂布填充材料424前将顶通路加以衬垫、顶通路端425与底通路端435的相对截面、底端425暴露的程度(即顶部通路及底部通路重叠的程度)以及沉积衬层432的材料及沉积技术，在顶部通路及底部通路接合处的衬层材料厚度可能不同。若有需要，可沉积可流动氧化物或旋涂介电材的第二沉积，以在底部通路430的远端形成相对平的底表面433。

[0029] 现在参考图4C，各向异性蚀刻可移除衬层432以及若有需要则自通路端425移除衬层422，由此可接合顶部通路及底部通路而形成多段式通路440。选择性蚀刻可自第一通路420移除填充材料424，且暴露接触452。举例而言，若填充材料为多晶硅且衬层422为CVD氧化物，则SF6等离子体蚀刻化学可选择性移除填充材料而暴露接触452。在移除填充材料之前，可能希望形成保护层413于基板表面412上。此种保护层413可形成为衬层432的部分或可包含额外薄膜，其由例如氧化物、氮化物或金属或碳掺杂的氧化物、氮及氢掺杂的氮化硅SiC(N,H)或其多层所形成。此种额外薄膜可在沉积衬层432后形成，如所示，但替换地可在形成通路430之前或形成通路430之后且在形成衬层532之前形成，例如通过非共形沉积。

[0030] 在又另一实施例中(未绘示)，将顶通路部分及底通路部分接合并自顶部移除填充材料后，可沉积共形衬层于多段式通路的整个表面。此种衬层可为如先前所述的介电衬层的共形介电衬层。在某些实施例中，共形衬层可包含阻障层或粘着层。例如若穿透基板通路具有分别由钨或铜形成的导电路径，共形衬层可包含TiN衬层或TaN/Ta双层。

[0031] 图5A显示以导电材料填充通路540的穿透基板通路544。依据导电材料(例如Cu或W)以及填充工艺(例如电镀或WCVD)，此种填充工艺可先沉积适当的衬层、阻障层及/或种子层。将顶通路部分的尺寸设为电流最小尺寸而言，会希望顶部的填充没有空隙。

[0032] 若底通路截面531大于顶通路截面521，则可形成足够大的导电路径通过通路544，而无须以导电材料填满底部通路。若有需要，金属填充工艺可填充顶部，但只在底部表面上形成有足够厚度的涂层548。底部的其余部分可接着以例如CVD/可流动氧化物或有机介电材549填充。重要的是，穿透基板通路544可通过形成通过多段式通路540的连续导电路径的单一沉积工艺所形成，而无任何衬层(或阻障层或任何材料的其他层)或任何将上部导电填充物526与下部导电填充物536分开的界面。在形成穿透基板通路导电路径后，例如使用CMP，可将沉积在底基板表面512上的过多材料移除，且可继续或完成芯片工艺。

[0033] 导电填充物可包含导电金属、包含至少一导电金属的合金、导电金属硅化物或其组合。优选地，穿透基板通路544的导电材料为导电金属，例如Cu、W或Al，在本发明中优选为Cu或Cu合金(例如AlCu)。

[0034] 在另一实施例中，优选可利用顶通路部分中的填充材料作为部分的导电路径。举例而言，如先前所述，在衬垫及栓塞顶部通路后，可完成前段及后段工艺。如图4A所示，在附接载体460后可翻转及薄化基板410。底通路430可蚀刻通过底表面412而至少部分暴露顶通路420的底端425，然后如图4B所述的进行衬垫。现参考图5B，举例而言，当以导电材料栓塞顶部通路520时，衬层522为热氧化物，而填充材料524为多晶硅，然后利用各向异性蚀刻暴露但并未移除顶填充材料524可接合顶通路部分及底通路部分以形成多段式通路540。可通过完成导电路径来完成穿透基板通路544，亦即从与材料524的界面537延伸导电路径536通过顶部通路520及通过底通路530，而使导电路径从底表面512连续延伸通过导电路径536、通过导电材料524到达接触垫552。如上所述，路径536可形成为各种形状。可为完全填充底通路的固体栓塞(如图左所示)或环形(如图右所示)或甚至非对称形状，只要导电截面足以载有设计电流容量。

[0035] 图6显示另一实施例，其中顶部通路620的形成通过逆行蚀刻（retrograde etch），接着如上所述利用填充材料栓塞顶部，然后形成底部通路630，将顶部及底部接合，移除任何填充材料以及利用导电材料形成导电路径。逆锥形状（retrograde shaped）的顶部提供沉积阻障层、种子层及/或衬层于顶通路部分中以及从晶片薄化侧形成TSV导电路径的有利轮廓。顶部中的逆锥轮廓亦最小化TSV于晶片顶表面611所耗用的面积量，结果增加形成装置与电路的可用面积。假设顶端截面621为穿透基板通路644设计条件下的电流最小尺寸，会希望以无空隙方式填充此种顶端623。可利用导电材料填充整个多段式通路，或正如上所述，形成适当厚度的涂层648于顶部通路620其余深度的侧壁上以及通路630的表面上，而其余的空间接着以介电材649填充。图6所示的多段式通路仅为许多可能组合中的一种，其中顶部或底部或此两者具有不均匀的截面。

[0036] 图7显示根据本公开多段式通路740的又另一实施例，其形成是通过接合多个小的顶通路720a及720b与底侧通路730。当电流最小尺寸大于为形成此种顶通路部分选择的工艺层的通常尺寸时，这是有利的。导电路径的形成可通过利用导电材料填充整个通路740或形成适当厚度的涂层，如上所述。替换地，可以一种导电材料(例如W或多晶硅)填充顶部通路720a及720b，而利用不同的导电材料(例如Cu)来完成通过底部730的导电路径。顶通路720a及720b可为相同或不同，亦即例如可具有相同或不同的截面积，或可由不同的工艺来蚀刻。顶部通路720可根据任何前述的工艺说明形成，且选择性地同时形成所有的顶通路
720。

[0037] 虽然于本发明针对其优选实施例进行了具体显示和说明，但是本领域的技术人员当知在不悖离本发明的精神与范畴下，在形式及细节上可有前述及其他改变。因此，本发明不限于所述及所示的具体形式及细节，而是以落入所附权利要求为准。