本发明公开了一种电压产生系统及其存储器元件。该电压产生系统包含一第一内部电压调节器及一第一基板偏压控制选择器。该内部电压调节器经配置以供应一第一电流以下拉一内部供应电压至一调节电平，并保持于该调节电平。该第一基板偏压控制选择器经配置以接收一电源启动模式信号、一调节模式信号及一基板偏置电压，该第一基板偏压控制选择器参酌该电源启动模式信号及该调节模式信号，在该基板偏置电压小于一第一预定电压时控制该第一内部电压调节器启动电源并正常运作，在该基板偏置电压大于或等于该第一预定电压时，该第一内部电压调节器被禁能。本发明可有效地将基板偏置电压控制于无法引发闭锁现象的范围。
一第一内部电压调节器(40)，经配置以供应一第一电流以下拉一内部供应电压至一调节电平，并保持于该调节电平；以及一第一基板偏压控制选择器(42)，经配置以接收一电源启动模式信号、一调节模式信号及一基板偏置电压，该第一基板偏压控制选择器(42)参酌该电源启动模式信号及该调节模式信号，在该基板偏置电压小于一第一预定电压时控制该第一内部电压调节器启动电源并正常运作，在该基板偏置电压大于或等于该第一预定电压时，该第一内部电压调节器(40)被禁能，其中该基板偏置电压依施加于一基板(6)，该第一预定电压小于或等于该基板(6)的一p-n接合的一顺向偏压。
2.如权利要求1所述的电压产生系统(4)，其中该第一基板偏压控制选择器(42)包含：一基板偏压电平检测器(423)，经配置以产生一检测信号，其代表该基板偏置电压是否小于该第一预定电压；以及一逻辑控制电路(422)，经配置以接收该检测信号、该电源启动模式信号及该调节模式信号，并根据该检测信号而转送该电源启动模式信号及该调节模式信号至该第一内部电压调节器(40)，或传送禁能信号至该第一内部电压调节器(40)。
3.如权利要求2所述的电压产生系统(4)，其中该基板偏压电平检测器(423)包含：一电阻元件(R1)，经配置以耦接一外部供应电压至一输出端，其输出该检测信号；以及一开关元件(N1)，经配置以在该基板偏置电压大于或等于该第一预定电压时，耦接该输出端至一接地电压(Vss)，其中该第一预定电压为该开关元件(N1)的启始电压。
4.如权利要求3所述的电压产生系统(4)，其中该开关元件(N1)为一NMOS晶体管(116)。
5.如权利要求2所述的电压产生系统(4)，其中该逻辑控制电路(422)包含：
一第一AND门，具有一第一输入端及一第二输入端，分别耦接于该检测信号及该电源启动模式信号，其中当该检测信号为一逻辑高电平时，该第一AND门输出该电源启动模式信号，当该检测信号为一逻辑低电平时，该第一AND门输出该禁能信号；以及一第二AND门，具有一第一输入端及一第二输入端，分别耦接于该检测信号及该调节模式信号，其中当该检测信号为该逻辑高电平时，该第二AND门输出该调节模式信号，当该检测信号为该逻辑低电平时，该第二AND门输出该禁能信号。
6.如权利要求3所述的电压产生系统(4)，其中该电源启动模式信号触发该第一内部电压调节器(40)在该内部供应电压及/或该外部供应电压小于该调节电平时，耦接该内部供应电压与该外部供应电压。
7.如权利要求1所述的电压产生系统(4)，另包含一第二内部电压调节器(40’)，经配置以接收该电源启动模式信号及该调节模式信号，且参酌该电源启动模式信号及该调节模式信号，供应一第二电流以将该内部供应电压下拉至该调节电平并保持于该调节电平。
8.如权利要求1所述的电压产生系统(4)，另包含：
一第三内部电压调节器(40”)，经配置以供应一第三电流以将该内部供应电压下拉至该调节电平并保持于该调节电平；以及一第二基板偏压控制选择器(42’)，经配置以接收该电源启动模式信号及该基板偏置电压，该第二基板偏压控制选择器(42’)参酌该电源启动模式信号及该调节模式信号，在该基板偏置电压小于一第二预定电压时控制该第三内部电压调节器(40”)启动电源并正常运作，且在该基板偏置电压大于或等于该第二预定电压时，该第三内部电压调节器(40”)被禁能，其中该第二预定电压小于该第一预定电压。
9.如权利要求1所述的电压产生系统(4)，另包含一基板偏压泵(48)，经配置以产生该基板偏置电压。
10.如权利要求3所述的电压产生系统(4)，另包含一电压箝制器(46)，经配置以将该基板偏置电压箝位于该接地电压。
一集成电路(5)，其为一存储单元阵列或一存储器外围电路；以及
一第一内部电压调节器(40)，经配置以供应一第一电流以下拉一内部供应电压至一调节电平，并保持于该调节电平；
一第一基板偏压控制选择器(42)，经配置以接收一电源启动模式信号、一调节模式信号及一基板偏置电压，该第一基板偏压控制选择器(42)参酌该电源启动模式信号及该调节模式信号，在该基板偏置电压小于一第一预定电压时控制该第一内部电压调节器(40)启动电源并正常运作，在该基板偏置电压大于或等于该第一预定电压时，该第一内部电压调节器(40)被禁能，其中该基板偏置电压依施加于一基板(6)，该第一预定电压小于或等于该基板(6)的一p-n接合的一顺向偏压；以及一电源总线(44)，耦接于该集成电路(5)，且经配置以分配该内部供应电压至该集成电路(5)。
12.如权利要求11所述的存储器元件，其中该第一基板偏压控制选择器(42)包含：
一基板偏压电平检测器(423)，经配置以产生一检测信号，其代表该基板偏置电压是否小于该第一预定电压；以及一逻辑控制电路(422)，经配置以接收该检测信号、该电源启动模式信号及该调节模式信号，并根据该检测信号而转送该电源启动模式信号及该调节模式信号至该第一内部电压调节器(40)，或传送禁能信号至该第一内部电压调节器(40)。
13.如权利要求12所述的存储器元件，其中该基板偏压电平检测器(423)包含：
一电阻元件(R1)，经配置以耦接一外部供应电压至一输出端，其输出该检测信号；以及一开关元件(N1)，经配置以在该基板偏置电压大于或等于该第一预定电压时，耦接该输出端至一接地电压(Vss)，其中该第一预定电压为该开关元件(N1)的启始电压。
14.如权利要求13所述的存储器元件，其中该开关元件(N1)为一NMOS晶体管(116)。
15.如权利要求12所述的存储器元件，其中该逻辑控制电路(422)包含：
一第一AND门，具有一第一输入端及一第二输入端，分别耦接于该检测信号及该电源启动模式信号，其中当该检测信号为一逻辑高电平时，该第一AND门输出该电源启动模式信号，当该检测信号为一逻辑低电平时，该第一AND门输出该禁能信号；以及一第二AND门，具有一第一输入端及一第二输入端，分别耦接于该检测信号及该调节模式信号，其中当该检测信号为该逻辑高电平时，该第二AND门输出该调节模式信号，当该检测信号为该逻辑低电平时，该第二AND门输出该禁能信号。
16.如权利要求13所述的存储器元件，其中该电源启动模式信号触发该第一内部电压调节器在该内部供应电压及/或该外部供应电压小于该调节电平时，耦接该内部供应电压与该外部供应电压。
17.如权利要求11所述的存储器元件，另包含一第二内部电压调节器(40’)，经配置以接收该电源启动模式信号及该调节模式信号，且参酌该电源启动模式信号及该调节模式信号，供应一第二电流以将该内部供应电压下拉至该调节电平并保持于该调节电平。
一第三内部电压调节器(40”)，经配置以供应一第三电流以将该内部供应电压下拉至该调节电平并保持于该调节电平；以及一第二基板偏压控制选择器(42’)，经配置以接收该电源启动模式信号及该基板偏置电压，该第二基板偏压控制选择器(42’)参酌该电源启动模式信号及该调节模式信号，在该基板偏置电压小于一第二预定电压时控制该第三内部电压调节器(40”)启动电源并正常运作，且在该基板偏置电压大于或等于该第二预定电压时，该第三内部电压调节器(40”)被禁能，其中该第二预定电压小于该第一预定电压。
19.如权利要求11所述的存储器元件，另包含一基板偏压泵(48)，经配置以产生该基板偏置电压。
20.如权利要求13所述的存储器元件，另包含一电压箝制器(46)，经配置以将该基板偏置电压箝位于该接地电压。
电压产生系统及其存储器元件
技术领域
[0001] 本发明涉及一种存储器元件，特别涉及一种电压产生系统及其存储器元件。
背景技术
[0002] 互补式金属氧化物半导体(CMOS)集成电路易受寄生电路效应(即闭锁现象)的影响。闭锁现象导致供应电压与接地之间形成短路，其结果为晶片损坏。
[0003] 图1例示现有的CMOS集成电路的剖示图。该CMOS集成电路形成于一p型基板102，其具有一n型阱区104。该n型阱区104具有一接点106，其耦接于一内部供应电压Vint；该p型基板102具有一接点120，其耦接于一接地电压Vss。该CMOS集成电路包含一PMOS晶体管110及一NMOS晶体管116，该PMOS晶体管110设置于该n型阱区104，该NMOS+
晶体管116设置于p型基板102。该PMOS晶体管110具有一p区112，耦接于该内部供应+
电压Vint；该NMOS晶体管116具有n 区118，耦接于该接地电压Vss。
[0004] 该CMOS集成电路的寄生电路包含一PNP双载子接合晶体管124、一NPN双载子接合晶体管126、一阱区电阻122及一基板电阻128。该PNP晶体管124的射极、基极、集极分+别由该PMOS晶体管110的p区112、该n型阱区104、该p型基板102构成。该NPN晶体管+
126的射极、基极、集极分别由该NMOS晶体管116的n区118、该p型基板102、该n型阱区
104构成。该阱区电阻122耦接该PNP晶体管124的基极至该内部供应电压Vint，该基板电阻128耦接该NPN晶体管126的基极至该接地电压Vss。
[0005] 在特定情况下，该CMOS集成电路的寄生电路进入一高电流闭锁状态。假设该NPN晶体管126导通，则流过该阱区电阻122的电流提升该PNP晶体管124的基极的电压，导通该PNP晶体管124。之后，流过该基板电阻128的电流提升该NPN晶体管126的基极的电压，并提升流过该阱区电阻122的电流，造成一正反馈情况。此一重复产生的电流有效地在该内部供应电压Vint与该接地电压Vss之间建立一低电阻路径。
[0006] 闭锁现象可由该p型基板102的一暂态偏置电压予以引发，其可能发生于该CMOS集成电路的电源启动时。在一般操作条件下，基板的偏置电压由一基板偏压电路设定于一负电压，以降低漏电流并避免闭锁现象的触发。然而，在电源启动时，基板的偏置电压并未立即进入稳定状态，可能经由该CMOS集成电路的寄生电路而耦接于另一电压。现有技术使用一箝位电路在电源启动时将基板的偏置电压设定于该接地电压Vss。然而，该箝位电路的强度可能不足以将基板的偏置电压维持于该接地电压Vss，因而无法避免闭锁现象的触发。
[0007] 因此，本发明所属技术领域需要一种更有效的技术，避免该CMOS集成电路的闭锁现象。
发明内容
[0008] 本发明的目的在于提供一种存储器元件，特别提供一种电压产生系统及其存储器元件，其根据一检测的基板偏压电平禁能一内部电压调节器，以便有效地将基板偏置电压控制于无法引发闭锁现象的范围。
[0009] 在本发明的一实施例中，一种电压产生系统包含一第一内部电压调节器及一第一基板偏压控制选择器。该内部电压调节器经配置以供应一第一电流以下拉一内部供应电压至一调节电平，并保持于该调节电平。该第一基板偏压控制选择器经配置以接收一电源启动模式信号、一调节模式信号及一基板偏置电压，该第一基板偏压控制选择器参酌该电源启动模式信号及该调节模式信号，在该基板偏置电压小于一第一预定电压时控制该第一内部电压调节器启动电源并正常运作，在该基板偏置电压大于或等于该第一预定电压时，该第一内部电压调节器被禁能，其中该基板偏置电压依施加于一基板，该第一预定电压小于或等于该基板的一p-n接合的一顺向偏压。
[0010] 在本发明的另一实施例中，一种存储器元件包含一电压产生系统及一集成电路，其中该集成电路为一存储单元阵列或一存储器外围电路。该电压产生系统包含一第一内部电压调节器、一第一基板偏压控制选择器以及一电源总线。该内部电压调节器经配置以供应一第一电流以下拉一内部供应电压至一调节电平，并保持于该调节电平。该第一基板偏压控制选择器经配置以接收一电源启动模式信号、一调节模式信号及一基板偏置电压，该第一基板偏压控制选择器参酌该电源启动模式信号及该调节模式信号，在该基板偏置电压小于一第一预定电压时控制该第一内部电压调节器启动电源并正常运作，在该基板偏置电压大于或等于该第一预定电压时，该第一内部电压调节器被禁能，其中该基板偏置电压依施加于一基板，该第一预定电压小于或等于该基板的一p-n接合的一顺向偏压。该电源总线耦接于该集成电路，且经配置以分配该内部供应电压至该集成电路。
[0011] 本发明的有益效果在于，本发明的实施例是关于一种电压产生系统及其存储器元件，其根据检测的基板偏置电压电平而禁能内部电压调节器，如此即可有效地将基板偏置电压控制于无法引发闭锁现象的范围。
[0012] 上文已相当广泛地概述本发明的实施例的技术特征及优点，以使下文的本发明的实施例详细描述得以获得较佳了解。构成本发明的实施例的权利要求标的的其它技术特征及优点将描述于下文。本发明的实施例所属技术领域中的技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明的实施例相同的目的。本发明的实施例所属技术领域中的技术人员亦应了解，这类等同建构无法脱离后附的权利要求所界定的本发明的实施例的精神和范围。
附图说明
[0013] 图1例示现有的CMOS集成电路的剖示图；
[0014] 图2例示本发明一实施例的存储器元件的局部剖示图；
[0015] 图3例示一基板偏置电压与一内部供应电压之间的电容耦合电路图；
[0016] 图4例示本发明一实施例的存储器元件的功能方框图；
[0017] 图5例示本发明一实施例的内部电压调节器的电压特性曲线；
[0018] 图6例示本发明一实施例的基板偏压控制选择器的电路图；
[0019] 图7例示本发明一实施例的基板偏压电平检测器的电路图；
[0020] 图8例示本发明一实施例的存储器元件的功能方框图；以及
[0021] 图9及图10为实验结果，比较本发明实施例的存储器元件与现有技术的存储器元件在电源启动期间的内部供应电压与基板偏置电压。
[0022] 其中，附图标记说明如下：
[0023] 4 电压产生系统
[0024] 4' 电压产生系统
[0025] 5 集成电路
[0026] 6 基板
[0027] 40 内部电压调节器
[0028] 40' 内部电压调节器
[0029] 40" 内部电压调节器
[0030] 42 基板偏压控制选择器
[0031] 42' 基板偏压控制选择器
[0032] 44 电源总线
[0033] 46 基板偏压箝制器
[0034] 48 基板偏压泵
[0035] 102 p型基板
[0036] 104 n型阱区
[0037] 106 接点
[0038] 110 PMOS晶体管
[0039] 112 p+区
[0040] 116 NMOS晶体管
[0041] 118 n+区
[0042] 120 p+区
[0043] 122 阱区电阻
[0044] 124 PNP双载子接合晶体管
[0045] 126 NPN双载子接合晶体管
[0046] 128 基板电阻
[0047] 202 p型基板
[0048] 204 n型阱区
[0049] 206 n+区
[0050] 208 n+区
[0051] 210 p+区
[0052] 212 n+区
[0053] C1 p-n接合电容
[0054] C2 p-n接合电容
[0055] 422 逻辑控制电路
[0056] 423 基板偏压电平检测器
[0057] 4222 第一NAND门
[0058] 4224 第二NAND门
[0059] 4226 第一反相器
[0060] 4228 第二反相
[0061] I1 电流
[0062] I2 电流
[0063] I3 电流
[0064] R1 电阻元件
[0065] N1 开关元件
[0066] Sc1 第一控制信号
[0067] Sc2 第二控制信号
[0068] Sp1 电源启动模式信号
[0069] Sd 检测信号
[0070] Sp2 延迟电源启动模式信号
[0071] Sr 调节模式信号
[0072] Vbb 基板偏置电压
[0073] Vext 外部供应电压
[0074] Vint 内部供应电压
[0075] Vss 接地电压
具体实施方式
[0076] 图2例示本发明一实施例的存储器元件的局部剖示图。图3例示一基板偏置电压与一内部供应电压之间的电容耦合电路图。在本发明的一实施例中，该CMOS集成电路形成于一p型基板202，其具有一n型阱区204。该n型阱区204具有一接点208，其耦接于一内部供应电压Vint；该p型基板202具有一接点210，其耦接于一基板偏置电压Vbb。该CMOS+集成电路另具有一n区212(可为存储器的外围电路)，设置于该p型基板202内部，且该p型基板202耦接于一接地电压Vss。该n型阱区204可涵盖一个或多个p型阱区(未显示于图中)，而存储单元则设置于该p型阱区之中，因此该n型阱区204可能占有相当大的晶片面积。
[0077] 该基板偏置电压Vbb可经由一分压器耦接于该内部供应电压Vint，该分压器由一p-n接合电容C1与另一p-n接合电容C2构成，该p-n接合电容C1形成于该p型基板202+与该n型阱区204之间，该p-n接合电容C2形成于该p型基板202与该n区212之间。由于该n型阱区204的面积相当大，因此其电容耦合效应相当严重，可在该存储器元件的电源启动时造成一暂态供应电压，引发一暂态基板偏置电压，其可能在该存储器元件的的CMOS外围电路造成闭锁现象。
[0078] 图4例示本发明一实施例的存储器元件的功能方框图。在本发明的一实施例中，该存储器元件包含一集成电路5及一电压产生系统4。该集成电路5可为一存储单元阵列或一存储器元件的外围电路，其具有上文所述的电压耦合问题(在该内部供应电压Vint与该基板偏置电压Vbb之间)。该电压产生系统4包含一第一内部电压调节器40及一第一基板偏压控制选择器42。
[0079] 图5例示本发明一实施例的内部电压调节器的电压特性曲线。该第一内部电压调节器40经配置以供应一电流I1以将该内部供应电压Vint下拉至一调节电平Vreg并保持于该调节电平Vreg。在本发明的一实施例中，该第一内部电压调节器40接收一第一控制信号Sc1及一第二控制信号Sc2。在收到该第一控制信号Sc1时，该第一内部电压调节器40正常地启动电源，将该内部供应电压Vint与一外部供应电压Vext予以并联，直到该内部供应电压Vint与该外部供应电压Vext均达到该调节电平Vreg，或该第一内部电压调节器40解除并联动作。在收到该第一控制信号Sc2时，该第一内部电压调节器40采用正常运作模式，藉此该内部供应电压Vint保持于该调节电平Vreg，或该第一内部电压调节器40解除调节动作。
[0080] 参考图4及图5，该第一基板偏压控制选择器42经配置以接收一电源启动模式信号Sp1、一调节模式信号Sr或该基板偏置电压Vbb。当该基板偏置电压Vbb小于一第一预定电压，该第一基板偏压控制选择器42传送该电源启动模式信号Sp1(作为该第一控制信号Sc1)，并传送该调节模式信号Sr(作为该第二控制信号Sc2)，如此该第一内部电压调节器40即可在电源启动模式下启动电源，并在调节模式下正常运作，如图5。
[0081] 在本发明的一实施例检测该外部供应电压Vext及该内部供应电压Vint的电平是否达到该调节电平Vreg，再据以产生该电源启动模式信号Sp1。当该基板偏置电压Vbb高于或等于该第一预定电压，该第一基板偏压控制选择器42传送禁能信号，作为该第一控制信号Sc1及该第二控制信号Sc2，以使该第一内部电压调节器40禁能。该第一预定电压小于或等于该基板内的一p-n接合的顺向电压。在本发明的一实施例中，该p-n接合由该p型基板202与该n型阱区204构成，如图2所示。
[0082] 参考图2、4、5，在本发明的一实施例中，该电压产生系统4另包含一第二内部电压调节器40'，经配置以接收该电源启动模式信号Sp1及该调节模式信号Sr，且参酌该电源启动模式信号Sp1及该调节模式信号Sr，以便供应一电流I2以将该内部供应电压Vint下拉至该调节电平Vreg并保持于该调节电平Vreg。在本发明的一实施例中，该电压产生系统4另包含一电源总线44，耦接于该集成电路5，以便分配该内部供应电压Vint至该集成电路5。通过在该基板偏置电压Vbb达到该顺向电压(顺向偏置该p型基板202与该n型阱区204构成的该p-n接合)的电平前，禁能该第一内部电压调节器40，该电流I1并未供应至该电源总线44以下拉该内部供应电压Vint，该内部供应电压Vint的增加速度不足以促使该基板偏置电压Vbb造成该p-n接合顺向偏置且触发闭锁现象。
[0083] 图6例示本发明一实施例的基板偏压控制选择器的电路图。在本发明的一实施例中，该基板偏压控制选择器42包含一基板偏压电平检测器423及一逻辑控制电路422。该基板偏压电平检测器423经配置以产生一检测信号Sd，其代表该基板偏压是否小于该第一预定电压。该逻辑控制电路422经配置以接收该检测信号Sd、该电源启动模式信号Sp1及该调节模式信号Sr；此外，该逻辑控制电路422在收到该检测信号Sd时即转送该电源启动模式信号Sp1及该调节模式信号Sr(分别作为该第一控制信号Sc1及该第二控制信号Sc)，或传送禁能信号(作为该第一控制信号Sc1及该第二控制信号Sc2)。
[0084] 参考图6，在本发明的一实施例中，该逻辑控制电路422包含一第一AND门及一第二AND门，该第一AND门由一第一NAND门4222及一第一反相器4226的组合予以实现，该第二AND门由一第二NAND门4224及一第二反相器4228的组合予以实现。该第一NAND门4222具有一第一输入端及一第二输入端，分别耦接于该检测信号Sd及该电源启动模式信号Sp1；因此当该检测信号Sd为逻辑高电平时该第一反相器4226输出该电源启动模式信号Sp1，当该检测信号Sd为逻辑低电平时该第一反相器4226输出该禁能信号(本实施例为逻辑低电平信号)。该第二NAND门4224具有一第一输入端及一第二输入端，分别耦接于该检测信号Sd及该调节模式信号Sr；因此当该检测信号Sd为逻辑高电平时该第二反相器4228输出该调节模式信号Sr，当该检测信号Sd为逻辑低电平时该第二反相器4228输出该禁能信号(本实施例为逻辑低电平信号)。
[0085] 图7例示本发明一实施例的基板偏压电平检测器的电路图。在本发明的一实施例中，该基板偏压电平检测器423包含一电阻元件R1及一开关元件N1。该电阻元件R1经配置以耦接该外部供应电压Vext至一输出端，其输出该检测信号Sd。在本发明的一实施例中，该电阻元件R1可为一电阻器或一半导体元件。该开关元件N1经配置以在该基板偏置电压Vbb大于或等于该第一预定电压时，耦接该输出端至接地电压Vss，其中该第一预定电压为该开关元件N1的启始电压。在本发明的一实施例中，该开关元件N1为一NMOS晶体管。
[0086] 图8例示本发明一实施例的存储器元件的功能方框图。图8所示的实施例与图4所示的实施例的不同处在于图8的实施例的电压产生系统4'另包含一第三内部电压调节器40"及一第二基板偏压控制选择器42'。该第三内部电压调节器40"经配置以供应一电流I3以将该内部供应电压Vint下拉至该调节电平Vreg并保持于该调节电平Vreg。该第二基板偏压控制选择器42'经配置以接收该电源启动模式信号Sp1及该基板偏置电压Vbb。当该基板偏置电压Vbb小于一第二预定电压，该第二基板偏压控制选择器42'参酌该电源启动模式信号Sp1及该调节模式信号Sr，控制该第三内部电压调节器40"启动电源并正常运作。当该基板偏置电压Vbb大于或等于该第二预定电压，该第三内部电压调节器40"禁能，其中该第二预定电压小于该第一预定电压。如此，该第三内部电压调节器40"将在该基板偏置电压Vbb达到该第二预定电压时先行被禁能，且只在该基板偏置电压Vbb持续增加至该第一预定电压的电平时，该第一内部电压调节器40才被禁能。在本发明的一实施例中，该第一预定电压及该第二预定电压为图7的开关元件N1的启始电压，其可通过不同掺质浓度予以调整。
[0087] 参考图8，该电压产生系统4'另包含一基板偏压泵48，经配置以接一延迟电源启动模式信号Sp2，并在该延迟电源启动模式信号Sp2指示该存储器元件的电源已经启动时，提供该基板偏置电压Vbb至该集成电路5的基板6。在本发明的一实施例中，该电压产生系统4'另包含一基板偏压箝制器46，经配置以接收该延迟电源启动模式信号Sp2，并在该延迟电源启动模式信号Sp2指示该存储器元件的电源仍被启动时，将该基板偏置电压Vbb至箝位于该接地电压Vss。在本发明的一实施例中，该第一基板偏压控制选择器42、该第二基板偏压控制选择器42'与该基板偏压箝制器46协同合作以减少该第一内部电压调节器40及该第二基板偏压控制选择器42'被禁能的次数。在本发明的一实施例中，该延迟电源启动模式信号Sp2是在该内部供应电压Vint达到该调节电平时再延迟特定时间后，再予以产生。
[0088] 图9及图10为实验结果，比较本发明实施例的存储器元件与现有技术的存储器元件在电源启动期间的内部供应电压与基板偏置电压。如图9所示，当现有技术的存储器元件在约0.4微秒启动电源时，耦合于该内部供应电压Vint的该基板偏置电压Vbb上升至0.8伏特的最高电平，而此一高电平可以顺向偏置该基板内的p-n接合。相对地，如图10所示，本发明实施例的存储器元件在约0.4微秒启动电源时，耦合于该内部供应电压Vint的该基板偏置电压Vbb上升至0.57伏特的最高电平，而此一高电平无法顺向偏置该基板内的p-n接合。
[0089] 简言之，本发明的实施例是关于一种电压产生系统及其存储器元件，其根据检测的基板偏置电压电平而禁能内部电压调节器，如此即可有效地将基板偏置电压控制于无法引发闭锁现象的范围。
[0090] 本发明的实施例的技术内容及技术特点已揭示如上，然而本发明的实施例所属技术领域中的技术人员应了解，在不背离权利要求所界定的本发明的实施例精神和范围内，本发明的实施例的教示及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述二种方式的组合。
[0091] 此外，本案的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成分、装置、方法或步骤。本发明的实施例所属技术领域中的技术人员应了解，基于本发明的实施例教示及揭示工艺、机台、制造、物质的成分、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例揭示者以实质相同的方式执行实质相同的功能，而达到实质相同的结果，亦可使用于本发明的实施例。因此，权利要求用以涵盖用以此类工艺、机台、制造、物质的成分、装置、方法或步骤。
