实现自对准型双重图形的方法

摘要

一种实现自对准型双重图形的方法，包括：提供半导体基底；在半导体基底上从下至上依次形成第一介质层、第二介质层、硬掩膜层和具有第一间距的光刻胶线条；利用光刻胶线条作为掩模刻蚀所述硬掩膜层，在硬掩膜层上形成若干硬掩膜层线条；利用硬掩膜层线条作为掩模，周期性交替着对第二介质层进行n次刻蚀和n次沉积，以在第二介质层中形成开口和位于开口两侧的侧墙，侧墙包括n层台阶状排布的子侧墙；去除硬掩膜层线条；利用侧墙作为掩模刻蚀第二介质层，利用第二介质层作为掩模刻蚀第一介质层，在第一介质层中形成具有第二间距的线条。本发明通过周期性交替进行刻蚀和沉积，精确的控制侧墙的宽度，从而能够精确的控制最终形成微小尺寸图形的线宽。

权利要求

1.一种实现自对准型双重图形的方法，其特征在于，包括：提供半导体基底；

在所述半导体基底上形成第一介质层；

在所述第一介质层上形成第二介质层；

在所述第二介质层上形成硬掩膜层；

在所述硬掩膜层上形成光刻胶；

利用光刻在所述光刻胶上形成具有第一间距的光刻胶线条；

利用所述光刻胶线条作为掩膜刻蚀所述硬掩膜层，在所述硬掩膜层上形成若干硬掩膜层线条；

去除光刻胶；

利用所述硬掩膜层线条作为掩膜，周期性交替着对所述第二介质层进行n次刻蚀和n次沉积，以在所述第二介质层中形成开口和位于开口两侧的侧墙，所述侧墙包括n层台阶状排布的子侧墙，其中n为大于1的自然数；

去除所述硬掩膜层线条；

利用所述侧墙作为掩膜刻蚀所述第二介质层，在所述第二介质层中形成具有第二间距的第二介质层线条；

利用所述第二介质层线条作为掩膜刻蚀所述第一介质层，在所述第一介质层中形成具有第二间距的线条。

2.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，周期性交替进行刻蚀和沉积的方法为在反应腔室中周期性的交替通入刻蚀气体和沉积气体。

3.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，进行所述n次刻蚀时的工艺参数为：偏置功率为500～3000W，源功率为500～3000W，压强为1～200mTorr，通入的气体包括CF4、Cl2、HBr、SF6、CHF3、CH2F2和NF3中的至少两种及N2、Ar。

4.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，进行所述n次沉积时的工艺参数为：偏置功率为0～200W，源功率为100～800W，压强为1～100mTorr，通入的气体包括O2、CO2、CO、NH3、N2和H2。

5.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，所述光刻胶线条和侧墙的宽度均为第一间距的三分之一。

6.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，利用所述第二介质层线条作为膜刻蚀所述第一介质层的步骤结束后，还包括去除所述第二介质层线条的步骤。

7.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，所述第一介质层的材质为氧化硅、氮氧化硅或磷硅玻璃。

8.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，所述侧墙的材质为氧化硅。

9.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，所述第二介质层的材质为多晶硅。

10.如权利要求1所述的实现自对准型双重图形的方法，其特征在于，所述硬掩膜层的材质为氧化硅、氮氧化硅、磷硅玻璃或者氮化硅。

说明书

实现自对准型双重图形的方法

技术领域

[0001] 本发明涉及半导体制作工艺，尤其涉及一种实现自对准型双重图形的方法。

背景技术

[0002] 为了在芯片上集成数目更多、尺寸更小的晶体管，必须开发出新的光刻技术以不断地缩减晶体管尺寸。其中，一个主要的发展方向是通过双重图形技术来改进两个相邻半导体图形之间的最小间距(pitch)或者最小线宽。就目前的发展来看，实现双重图形的方法大致分为三类：自对准型双重图形技术(SADP)、双重图形刻蚀技术(DEDP)和双重图形曝光技术(LLE)。

[0003] 自对准型双重图形技术(SADP)可以形成线宽和间距均很小的高密度平行线条。具体方法为，首先用光刻、刻蚀形成线条，然后在每个线条的侧边形成间隔层，去除最初的线条，以间隔层作为掩膜进行刻蚀，就能有效实现线条密度的加倍。根据具体工艺流程，可以使用间隔层在正胶模式下获得具有可变间距的线条尺寸，或者在负胶模式下获得具有可变隔离(线条)宽度的槽结构尺寸。

[0004] 双重图形刻蚀技术(LELE)为采用曝光-刻蚀-曝光-刻蚀的方法，其原理是将初始的设计的图形分成两组相重叠的亚设计，将两者分两次曝光刻蚀，这样就可以重构出初始的设计的图形。

[0005] 双重图形曝光技术(LLE)是采用曝光-曝光-刻蚀的流程。该流程也需要两块掩膜和两次曝光步骤，省去了一次中间刻蚀步骤。

[0006] 与单成像技术相比，在原已十分苛刻的工艺环境下进行双重成像进一步增加了保持光刻对准精度方面的复杂性。其中任何的套准偏差都将引起线宽大小的改变，而线宽的些许偏差都将使所生产的半导体器件中的栅电极的宽度、长度和电阻等参数发生变化，进而会降低器件的电学性能。

发明内容

[0007] 本发明的目的是提供一种能够更好的实现精度控制的自对准型双重图形技术。为实现上述目的，本发明提供了一种自对准型双重图形技术，包括：

[0008] 提供半导体基底；

[0009] 在所述半导体基底上形成第一介质层；

[0010] 在所述第一介质层上形成第二介质层；

[0011] 在所述第二介质层上形成硬掩膜层；

[0012] 在所述硬掩膜层上形成光刻胶；

[0013] 利用光刻在所述光刻胶上形成具有第一间距的光刻胶线条；

[0014] 利用所述光刻胶线条作为掩膜刻蚀所述硬掩膜层，在所述硬掩膜层上形成若干硬掩膜层线条；

[0015] 去除光刻胶；

[0016] 利用所述硬掩膜层线条作为掩膜，周期性交替着对所述第二介质层进行n次刻蚀和n次沉积，以在所述第二介质层中形成开口和位于开口两侧的侧墙，所述侧墙包括n层台阶状排布的子侧墙，其中n为大于1的自然数；

[0017] 去除所述硬掩膜层线条；

[0018] 利用所述侧墙作为掩膜刻蚀所述第二介质层，在所述第二介质层中形成具有第二间距的第二介质层线条；

[0019] 利用所述第二介质层线条作为掩膜刻蚀所述第一介质层，在所述第一介质层中形成具有第二间距的线条。

[0020] 可选的，所述周期性交替进行刻蚀和沉积的方法为在反应腔室中周期性的交替通入刻蚀气体和沉积气体。

[0021] 可选的，进行所述n次刻蚀时所述工艺参数为：偏置功率为500～3000W，源功率为500～3000W，压强为1～200mT，通入气体包括CF4、Cl2、HBr、SF6、CHF3、CH2F2和NF3中的至少两种及N2、Ar。

[0022] 可选的，进行所述n次沉积时所述工艺参数为：偏置功率为0～200W，源功率为100～800W，压强为1～100mT，通入刻蚀气体包括O2、CO2、CO、NH3、N2和H2。

[0023] 可选的，所述光刻胶线条和侧墙的宽度为第一间距的三分之一。

[0024] 可选的，所述利用所述第二介质层作为掩膜刻蚀所述第一介质层的步骤结束后，还包括去除所述第二介质层的步骤。

[0025] 可选的，所述第一介质层为氧化硅、氮氧化硅或磷硅玻璃。

[0026] 可选的，所述侧墙的材质为氧化硅。

[0027] 可选的，所述第二介质层的材质为多晶硅。

[0028] 可选的，所述硬掩膜的材质为氧化硅、氮氧化硅、磷硅玻璃或者氮化硅。

[0029] 与现有技术相比，本发明进行自对准型双重图形技术的方法为通过周期性交替进行刻蚀和沉积以在第二介质层中形成阶梯状的侧墙作为掩膜来进行第一介质层的刻蚀的方式。这样的方式中，侧墙的宽度能够被精确的控制，从而能够控制精确的最终在第一介质层中形成的线条的间距，即能够精确的控制形成微小尺寸的线宽。

附图说明

[0030] 图1至图14为本发明提供的实施方式的工艺过程的示意图。

具体实施方式

[0031] 本发明利用脉冲刻蚀和脉冲沉积的方式在线条的两侧或者在开口的两壁形成阶梯状的侧墙，然后利用侧墙作为掩膜，刻蚀需要被图形化的第一介质层，从而突破现有光刻技术的瓶颈，形成精细的线条。

[0032] 其中，本发明中的脉冲刻蚀和脉冲沉积是指周期性的交替进行刻蚀和沉积，所述沉积是指在介质层上形成新的薄膜层的技术，其包括通常所述的化学气相沉积、物理气相沉积、原子层沉积等，还包括由暴露出来的介质层与环境中的气体反应生成新的薄膜层的自生成的过程，比如多晶硅被氧化而在表面形成氧化硅的氧化工艺。

[0033] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0034] 在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

[0035] 执行步骤S1：如图1，提供半导体基底100，在其上从下至上依次形成第一介质层101、第二介质层102、硬掩膜层103和光刻胶104；

[0036] 其中，所述硬掩膜层103适用于在刻蚀第二介质层102时作为掩膜，相应的，两者在同样的刻蚀剂具有明显不同的刻蚀速率；所述第二介质层102适用于在刻蚀第一介质层101时作为掩膜，相应的，所述第二介质层102和第一介质层101在同样的刻蚀剂中具有明显不同的刻蚀速率。而硬掩膜层103和第一介质层101可以为相似或类似的材料。

[0037] 所述第一介质层101可为层间介质层、或者别的需要形成精细图形的介质层，其材质可以为氧化硅、氮氧化硅或磷硅玻璃。在本实施例中，其为主要成分为氧化硅的层间介质层。

[0038] 所述第二介质层102和第一介质层101为不同的介质层材料。在本实施例中，所述第二介质层102为多晶硅。

[0039] 所述硬掩膜层103可以为氧化硅、氮氧化硅、磷硅玻璃或者氮化硅。本实施例中，所述硬掩膜层103为氮化硅。

[0040] 在本实施例中，所述光刻胶104为正胶，即形成的光刻胶图形与掩膜板图形一致。

[0041] 执行步骤S2：利用光刻在所述光刻胶上形成具有第一间距的光刻胶线条；

[0042] 继续参图1所示，利用光刻技术在所述光刻胶104上形成宽度为d，间距(第一间距)为k的多个光刻胶线条104。为保证光刻质量，最终形成的光刻胶线条图形的间距k最小值会比较大，而图形的宽度d的最小尺寸相对比较小。原因在于：在曝光中，间距k过小的话，透过掩膜板上精细图形之间的缝隙的光波会互相干涉，从而在光刻胶被曝光的区域会互相连成一片，这要求所形成的光刻胶线条的间距k不能过窄；而光刻胶线条的宽度d的最小尺寸只受到光刻时光的衍射的影响，因而可以设计得较小。在本实施例中，所述光刻胶线条的宽度d为第一间距k的三分之一，这样可以便于在后续工艺中控制形成的图形的线条的宽度和间距相等，其值都为d(详见后面描述)。在其它实施方式中，所述光刻胶线条的宽度d和第一间距k的关系也可以根据实际需要为其它情况。

[0043] 执行步骤S3：利用所述光刻胶线条刻蚀所述硬掩膜层，在所述硬掩膜层上形成若干硬掩膜层线条；

[0044] 形成的硬掩膜层线条103也为宽度为d，间距为k的线条，如图2所示。优选的，本步骤中的刻蚀为等离子体干法刻蚀，以利用其良好的各向异性实现更精准的图形转移效果。在刻蚀完成后，还可进行去除光刻胶的步骤。

[0045] 执行步骤S4：利用所述硬掩膜层线条作为掩膜，周期性交替着对所述第二介质层进行n次刻蚀和n次沉积，以在所述第二介质层中形成开口和开口两侧的侧墙，所述侧墙包括n层台阶状排布的子侧墙(所述n为大于1的自然数，其大小由具体工艺要求来确定)；

[0046] 本步骤的工艺过程分为交替进行的刻蚀过程和沉积过程。所述刻蚀和沉积的交替的过程是在同一等离子体反应腔室里进行的，腔室内一直保持低压、抽真空的状态。在进行刻蚀的时候，往腔室内通入一部分刻蚀气体进行刻蚀。由于腔室内为低压、抽真空状态，所以通入的刻蚀气体很快就被抽走了，刻蚀过程也随即结束。然后，再往腔室内通入一部分沉积过程需要的气体进行沉积，同样的，沉积过程也很快的结束。通过控制腔室内的压力，以及通入气体的种类和量，可以控制刻蚀过程或者沉积过程的程度，使得刻蚀和沉积的效果能够实现前述的效果。设置好连续的、周期性变化的控制腔室内反应环境的参数，可以得到按照周期变化的、连续的交替进行的刻蚀过程和沉积过程。根据经验来控制n的次数，使得形成的侧墙的宽度符合工艺需要。以下结合图3至图11来诠释本实施例中本步骤的具体进行过程：

[0047] 首先为刻蚀过程：如图3所示，以硬掩膜层线条103为掩膜，刻蚀第二介质层102，进行等离子体刻蚀工艺。将第二介质层102刻蚀出一系列宽度为k的开口41。设置刻蚀进行的时间很短，使得所述开口41很浅。

[0048] 然后进行沉积过程：本实施例中，所述第二介质层102为多晶硅，其选择原因是在集成电路制作工艺中，硅是比较常见的材质，且硅很容易在氧气中被氧化成氧化硅，并且形成的氧化硅和硅的刻蚀选择比非常的大。本实施例中的沉积过程可以在主要为O2、CO2的气体氛围中，利用暴露出来的材质为多晶硅的第二介质层102的氧化在开口41的表面形成一薄层氧化硅层105，如图4所示。在别的实施方式中，也可以采用另外材质，以其它沉积成膜的方式来完成本步骤中的刻蚀和沉积交替进行的过程。

[0049] 再进行刻蚀过程，如图5所示，进行等离子体刻蚀工艺，所述氧化硅层105和第二介质层102被刻蚀，而在第二介质层102中刻蚀出一系列开口42，在同时，硬掩膜层103也部分被刻蚀。由于在前一过程的沉积中，形成了氧化硅层105。在这一过程的等离子体刻蚀中，所述等离子体刻蚀的方向为竖直方向进行，处于开口41(参图3)底部的水平方向的氧化硅被去除，而处于开口41的侧壁的氧化硅层105被部分刻蚀，但由于其表面会积累刻蚀产生的聚合物阻碍了被继续刻蚀，从而仅是被圆角化，进而成为其下部第二介质层102的刻蚀阻挡层。于是形成了图5中的结构，形成的开口42相比开口41来说，被缩小一部分。而开口42的边缘，所述第二介质层102形成台阶状的结构，在台阶状结构上，具有由残余氧化硅层105构成的子侧墙。

[0050] 接下来，如图6至图11所示，交替进行n-1次刻蚀和沉积，在第二介质层102中形成开口4和位于开口两侧的侧墙105，如图11所示。在前述的n次刻蚀过程中，在第二介质层102内形成n层台阶(位于硬掩膜层103正下方的两侧)；相应的，在上述的n次沉积过程中，第二介质层102内的台阶结构两侧(或上方)形成n层子侧墙105，该n层子侧墙共同构成了上述侧墙105。在本实施例中，所示侧墙105的宽度为d；由于第一间距k为宽度d的三倍，容易推知，所述开口4的最底部的宽度也为d。

[0051] 本实施例中，进行刻蚀时所述工艺参数为：偏置功率(Bias power)为500～3000W，源功率(Source power)为500～3000W，压强为1～200mT，通入刻蚀气体为CF4、Cl2、HBr、SF6、CHF3、NF3、CH2F2中的至少两种和Ar、N2的混合气体。在刻蚀气体中，CF4、Cl2、HBr、SF6、CHF3、NF3、CH2F2有高的刻蚀速率，但是对多晶硅的选择比不好，其中，CHF3等含有等CFx基团的气体具有高的聚合物生成速率，Ar为惰性气体，具有物理刻蚀的相对大的质量，N2稀释刻蚀气体的浓度从而增加刻蚀的均匀性。

[0052] 进行沉积时所述工艺参数为：偏置功率为0～200W，源功率为100～800W，压强为1～100mT，通入沉积气体为O2、CO2、CO、NH3、N2和H2。其中，O2在刻蚀过程中不能加入，否则会影响对Si(第二介质层102)的蚀刻速率，而O2在沉积过程中大量加入，以将刻蚀过程之后暴露出来的侧面和底部表面氧化。

[0053] 其中，所述偏置功率(Bias power)和源功率(Source power)两个功率用于控制等离子体的方向。偏置功率(Bias power)用于控制等离子体向下的强度和速率，源功率(Source power)用于控制等离子体横向方向性的强度和速率。当刻蚀过程中，偏置功率高时向下蚀刻的方向很强会向下蚀刻。当源功率高而偏置功率低时，则横向方向性大于纵向，即可实现横向蚀刻多一些。在实际刻蚀和沉积的过程中，可以根据实际需要对该两个功率进行动态调节，以获得较好的图形。

[0054] 所述硬掩膜层线条103在前面刻蚀过程中，也在逐渐的被消耗着，其最初的厚度需要设置为能够大于所有刻蚀过程的消耗掉的厚度。

[0055] 执行步骤S5：去除所述硬掩膜层线条；

[0056] 经过前一步骤的工艺过程，所述硬掩膜层线条103只剩下相对较薄的一层。利用刻蚀工艺去除剩下的硬掩膜层线条，露出硬掩膜层线条103下面的第二介质层102，形成结构如图12所示。

[0057] 执行步骤S6：利用所述侧墙作为掩膜刻蚀所述第二介质层，在所述第二介质层中形成具有第二间距的第二介质层线条，所述第二间距小于第一间距；

[0058] 进行等离子体刻蚀工艺，刻蚀暴露出来的第二介质层102，形成结构如图13所示。结合图13可见，由于原本硬掩膜层线条103的宽度为d，间距为k，其中，k是d的三倍，形成侧墙的宽度为d，使得最终形成的第二介质层102的线条的间距为d，宽度为d。相比之前光刻后，这一步骤中形成的线条的间距d与之前光刻胶上形成的线条的间距k相比，大幅度的缩小了。

[0059] 执行步骤S7：利用所述第二介质层102作为掩膜刻蚀所述第一介质层101，在所述第一介质层101中形成间距为d，宽度为d的线条，再去除所述第二介质层102，最终，形成在介质层101中间距为d，宽度为d的线条，形成结构如图14所示。在其它实施方式中，最初的光刻胶图形的宽度d、第一间距k、以及侧墙的宽度等为其它数值，或者彼此为其它的比例关系，则最终形成在介质层101中的线条的间距和宽度为其它情况。这取值情况为本领域技术人员能够通过实际情况需要和已有技术来推想而得到的，在本说明书中不进行详细的解释。

[0060] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

[0061] 虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。