在沟槽中包括电介质结构的半导体器件转让专利
申请号 : CN201310313096.2
文献号 : CN103579309A
文献日 : 2014-02-12
发明人 : H-P.费尔斯尔 , F.希尔勒 , F.J.尼德诺施泰德 , H-J.舒尔策
申请人 : 英飞凌科技股份有限公司
摘要 :
权利要求 :
1. 一种半导体器件,包括:
沟槽,其从第一表面延伸到半导体本体的漂移区中;
在所述沟槽中的栅电极;
本体区,其邻接所述沟槽的侧壁;
在所述沟槽中的电介质结构,所述电介质结构包括所述沟槽的较低部分中的高k电介质,其中所述高k电介质包括比SiO2的介电常数高的介电常数;以及其中所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
2. 根据权利要求1所述的半导体器件,其中,所述高k电介质包括Al2O3、Ta2O5和ZrO2中的至少一个。
3. 根据权利要求1所述的半导体器件,其中,电介质的厚度的范围在50nm和1μm之间。
4. 根据权利要求1所述的半导体器件,还包括在所述栅电极下面的所述沟槽中的场电极。
5. 根据权利要求1所述的半导体器件,其中,所述高k电介质形成所述沟槽的相对侧壁和底侧的衬里。
6. 根据权利要求1所述的半导体器件,其中,所述高k电介质被夹在第一电介质层和第二电介质层之间。
7. 根据权利要求1所述的半导体器件,其中,第一电介质处于所述高k电介质和半导体本体之间。
8. 根据权利要求7所述的半导体器件,其中,所述第一电介质包括SiO2。
9. 根据权利要求1所述的半导体器件,其中,所述电介质结构还包括所述沟槽的较低
11 -2 13 -2
部分中的带电的电介质,其中所述带电的电介质的表面电荷的范围在10 cm 和10 cm 之间;以及其中所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
10. 根据权利要求9所述的半导体器件,其中,所述带电的电介质邻接所述高k电介质。
11. 根据权利要求9所述的半导体器件,其中,中间电介质处于所述高k电介质和所述带电的电介质之间。
12. 根据权利要求9所述的半导体器件,其中,所述带电的电介质包括负电荷。
13. 根据权利要求12所述的半导体器件,其中,所述带电的电介质包括铯。
14. 根据权利要求1所述的半导体器件,其中,所述半导体器件是绝缘栅双极型晶体管。
15. 根据权利要求1所述的半导体器件,其中,所述半导体器件是场效应晶体管。
16. 根据权利要求1所述的半导体器件,其中,所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧与处于从所述沟槽的底侧到其中所述本体区的底侧邻接所述沟槽的侧壁的水平的距离的10%到50%之间的水平之间。
17. 一种半导体器件,包括:
沟槽,其从第一表面延伸到半导体本体的漂移区中;
在所述沟槽中的栅电极;
本体区,其邻接所述沟槽的侧壁;
在所述沟槽中的电介质结构,所述电介质结构包括所述沟槽的较低部分中的带电的电
11 -2 13 -2
介质,其中所述带电的电介质的表面电荷的范围在10 cm 和10 cm 之间;以及其中所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
18. 根据权利要求17所述的半导体器件,其中,所述带电的电介质形成所述沟槽的相对侧壁和底侧的衬里。
19. 根据权利要求17所述的半导体器件,其中,所述带电的电介质包括负电荷。
20. 根据权利要求19所述的半导体器件,其中,所述带电的电介质包括铯。
21. 根据权利要求17所述的半导体器件,其中,所述带电的电介质被夹在第一电介质层和第二电介质层之间。
22. 根据权利要求17所述的半导体器件,其中,第一电介质处于所述带电的电介质和半导体本体之间。
23. 根据权利要求17所述的半导体器件,其中,所述电介质结构还包括所述沟槽的较低部分中的高k电介质,其中所述高k电介质包括比SiO2的介电常数高的介电常数;以及其中所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧和其中所述本体区的底侧邻接所述沟槽的侧壁的水平之间。
24. 根据权利要求23所述的半导体器件,其中,所述带电的电介质邻接所述高k电介质。
25. 根据权利要求23所述的半导体器件,其中,中间电介质处于所述高k电介质和所述带电的电介质之间。
26. 根据权利要求17所述的半导体器件,其中,所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在所述沟槽的底侧与处于从所述沟槽的底侧到其中所述本体区的底侧邻接所述沟槽的侧壁的水平的距离的10%到50%之间的水平之间。
说明书 :
在沟槽中包括电介质结构的半导体器件
技术领域
背景技术
可能导致击穿电压的降低或者甚至半导体器件的损坏。作为一个实例,在半导体器件的击
穿模式中发生的雪崩可能导致由于热载流子生成而引起的半导体器件的电压阻断能力的
不稳定行为。这可能甚至导致电击穿区的移位。在IGBT的情况下,动态雪崩可能导致在器
件断开期间不期望的振荡。因此,可以不利地影响半导体器件的可靠性。
发明内容
接沟槽的侧壁的本体区。所述半导体器件还包括沟槽中的电介质结构。所述电介质结构包
括在沟槽的较低部分(lower part)中的高k电介质。所述高k电介质包括比SiO2的介电
常数高的介电常数。所述高k电介质在垂直于第一表面的垂直方向上的延伸被限制在沟槽
的底侧和其中本体区的底侧邻接沟槽的侧壁的水平之间。
接沟槽的侧壁的本体区。所述半导体器件还包括沟槽中的电介质结构。所述电介质结构包
11 -2
括在沟槽的较低部分中的带电的电介质。所述带电的电介质的表面电荷的范围在10 cm
13 -2
和10 cm 之间。所述带电的电介质在垂直于第一表面的垂直方向上的延伸被限制在沟槽
的底侧和其中本体区的底侧邻接沟槽的侧壁的水平之间。
附图说明
本发明的其他实施例以及本发明的许多预期优点将容易被认识到,因为通过参考下列详细
描述,它们变得更好理解。附图的元件相对于彼此不一定是按比例的。类似的附图标记表
示对应的类似部分。各种示出的实施例的特征可以进行组合,除非它们彼此排斥。
(line)的高k电介质。
具体实施方式
使用方向性术语,例如“顶”、“底”、“前”、“后”、“前导的”、“拖尾的”、“上面”、“在…上”、“在…下”等等。因为可以以许多不同取向来定位实施例的部件,所以方向性术语被用于说明的目
的并且决不是限制性的。应当理解,在不偏离本发明的范围的情况下,可以利用其他实施例
并且可以做出结构的或逻辑的改变。例如,作为一个实施例的部分示出或描述的特征可以
被用在其他实施例上或者与其他实施例结合使用以产生又一实施例。意图是本发明包括这
样的修改和变化。使用不应该被解释为限制所附权利要求的范围的特定语言来描述实例。
附图不是按比例的并且仅用于说明性目的。为了清楚起见,在不同的图中已经由相同的附
图标记来表示相同的元件或制造过程,如果没有另作说明的话。
- +
二导电类型可以是n掺杂的。此外,一些图通过紧跟在掺杂类型之后指示“”或“”来示出
- +
相对掺杂浓度。例如,“n”是指低于“n”掺杂区的掺杂浓度的掺杂浓度,而“n”掺杂区与“n”掺杂区相比具有更大的掺杂浓度。然而,指示相对掺杂浓度并不意味着,相同的相对掺杂浓度的掺杂区具有相同的绝对掺杂浓度,除非另有说明。例如,两个不同n+区可以具有
+ +
不同的绝对掺杂浓度。这同样适用于例如n 和p 区。
+ - +
和p 掺杂的发射极112。可选n掺杂的场停止区110位于n 掺杂的漂移区108和p 掺杂
+ +
的发射极区112之间。充当IGBT发射极的p 掺杂的本体区116和n 掺杂的源极区118分
别邻接第一侧106并且被电耦合到第一接触120,例如源极接触。
该高k电介质包括比SiO2的介电常数高(例如比3.9高)的介电常数。高k电介质136在
垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区
116的底侧140邻接沟槽102的侧壁132a的水平138之间。在所示的实施例中,高k电介
质136形成在沟槽102的侧壁132a、132b处和底侧134处的第一电介质130的一部分的衬
里。
为一个实例,栅电极124可以延伸到图1A中所示的第二电介质142的区域中。根据另一实
例,第二电介质142被场电极以及在栅电极124和场电极之间的电介质代替。另外的电介
质或电介质层堆叠可以被布置在场电极和高k电介质136之间。
n 掺杂的漂移区108之间的沟道区中的p 掺杂的本体区116之间的栅电介质。作为一个实
例,第一电介质130可以包括SiO2(例如热氧化物)或者由SiO2(例如热氧化物)制成。还
可以关于防止半导体本体104的材料和高k电介质136之间的化学反应来适当地选择第一
电介质130。作为另一实例,第二电介质142可以包括或者对应于氧化物和/或氮化物。
IGBT单元的几何形状可以呈包括彼此平行延伸的沟槽102的条的形式。作为另一实例,沟
槽102的几何形状(即当从上面查看时)可以呈多边形(例如正方形和/或六边形)的形状。
多边形沟槽可以被布置成规则的图案,例如布置成规则的网格。
侧114将n型掺杂剂注入到半导体本体104中来形成。
+ +
件例如是在第二侧114处具有n 掺杂的漏极接触区(而不是图1A中所示的p 掺杂的发射
极区112)的FET。
IGBT 1001的本体区116邻接沟槽102的相对侧壁132a、132b的情况下,图1B中所示的
+
IGBT 1002的本体区116’邻接侧壁132a,但是在侧壁132b的一侧处不存在。漂浮的p 掺
杂的区143邻接第一侧106,并形成侧壁132b以及沟槽102的底侧134的一部分的衬里。
IGBT 1001的本体区116邻接沟槽102的相对侧壁132a、132b的情况下,图1B中所示的
IGBT 1002的本体区116’邻接侧壁132a,但是在侧壁132b的一侧处不存在。
1A中所示的IGBT 1001,半导体器件200包括n 掺杂的漂移区108、充当IGBT发射极的p
+
掺杂的本体区116以及n 掺杂的源极区118。电介质结构222的第一电介质130形成侧壁
+
132a和132b以及沟槽102的底侧134的衬里。第一电介质130在n 掺杂的源极区118和
-
n 掺杂的漂移区108之间的沟槽102的较高部分(upper part)中构成栅电介质。电介质
结构222还包括在沟槽102的较低部分中的带电的电介质237。带电的电介质237的表面
11 -2 11 -2 12 -2
电荷共计至少10 cm 、或至少5×10 cm 、或至少1×10 cm 。另外并且作为另一实例,带
13 -2
电的电介质237的表面电荷小于10 cm 。带电的电介质237在垂直于第一表面106的垂
直方向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的
侧壁132a的水平138之间。
电的电介质237包括净正电荷。
子添加到该层。铯离子的添加可以通过利用铯来掺杂电介质和/或通过铯前体层来实现。
铯前体层可以通过原子层沉积(ALD)或者通过将半导体本体104浸入到包括铯离子的溶液
(例如CsCl溶液)中来形成。
栅电极124通过第一电介质130与p 掺杂的本体区和n 掺杂的源极区电绝缘。
而降低在IGBT或FET断开期间不期望的振荡。
2中所示的半导体器件200,半导体器件300包括n 掺杂的漂移区108、充当IGBT发射极
+ +
的p 掺杂的本体区116以及n 掺杂的源极区118。绝缘结构322的第一电介质130形成
+
侧壁132a和132b以及沟槽102的底侧134的衬里。第一电介质130在n 掺杂的源极区
-
118和n 掺杂的漂移区108之间的沟槽102的较高部分中构成栅电介质。电介质结构322
还包括在沟槽102的较低部分中的带电的电介质337。带电的电介质337的表面电荷共计
11 -2 11 -2 12 -2
至少10 cm 、或至少5×10 cm 、或至少1×10 cm 。作为另一实例,带电的电介质337的
13 -2
表面电荷小于10 cm 。带电的电介质337在垂直于第一表面106的垂直方向y上的延伸
被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平
138之间。
电的电介质337包括净正电荷。
子添加到该层。铯离子的添加可以通过利用铯来掺杂电介质和/或通过铯前体层来实现。
铯前体层可以通过原子层沉积(ALD)或者通过将半导体本体104浸入到包括铯离子的溶液
(例如CsCl溶液)中来形成。
介质336在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其
中本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。
336和带电的电介质337之间。
电极124。栅电极124通过第一电介质130与p 掺杂的本体区116和n 掺杂的源极区118
电绝缘。
中所示的半导体器件200,半导体器件400包括n 掺杂的漂移区108、充当IGBT发射极的p
+
掺杂的本体区116以及n 掺杂的源极区118。电介质结构422的第一电介质130形成侧壁
+
132a和132b以及沟槽102的底侧134的衬里。第一电介质130在n 掺杂的源极区118和
-
n 掺杂的漂移区108之间的沟槽102的较高部分中构成栅电介质。电介质结构422还包括
在沟槽的较低部分中的高k电介质436。高k电介质436包括比SiO2的介电常数高(例如
比3.9高)的介电常数。高k电介质436在垂直于第一表面106的垂直方向y上的延伸被
限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁132a的水平138
之间。
电介质437。带电的电介质437的表面电荷共计至少10 cm 、或至少5×10 cm 、或至少
12 -2 13 -2
1×10 cm 。作为另一实例,带电的电介质437的表面电荷小于10 cm 。带电的电介质437
在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中本体区
116的底侧邻接沟槽102的侧壁132a的水平138之间。
子添加到该层。铯离子的添加可以通过利用铯来掺杂电介质和/或通过铯前体层来实现。
铯前体层可以通过原子层沉积(ALD)或者通过将半导体本体104浸入到包括铯离子的溶液
(例如CsCl溶液)中来形成。
和带电的电介质437之间。
电极124。栅电极124通过第一电介质130与p 掺杂的本体区116和n 掺杂的源极区118
电绝缘。
中所示的半导体器件200,半导体器件500包括n 掺杂的漂移区108、充当IGBT发射极的
+ +
p 掺杂的本体区116以及n 掺杂的源极区118。半导体器件500包括电介质结构522。电
介质结构522包括邻接侧壁132a和132b以及沟槽102的底侧134并且形成侧壁132a和
132b以及沟槽102的底侧134的衬里的高k电介质536。高k电介质536包括比SiO2的
介电常数高(例如比3.9高)的介电常数。高k电介质536在垂直于第一表面106的垂直方
向y上的延伸被限制在沟槽102的底侧134和其中本体区116的底侧邻接沟槽102的侧壁
+ -
132a的水平138之间。电介质结构522还包括在n 掺杂的源极区118和n 掺杂的漂移区
108之间的沟槽102的较高部分中的栅电介质530。
在高k电介质536和第二电介质142上的栅电极124。栅电极124通过栅电介质530与p
+
掺杂的本体区116和n 掺杂的源极区118电绝缘。
介质的堆叠代替。
中所示的半导体器件200,半导体器件600包括n 掺杂的漂移区108、充当IGBT发射极的
+ +
p 掺杂的本体区116以及n 掺杂的源极区118。
部分。高k电介质637包括比SiO2的介电常数高(例如比3.9高)的介电常数。高k电介
质637在垂直于第一表面106的垂直方向y上的延伸被限制在沟槽102的底侧134和其中
本体区116的底侧邻接沟槽102的侧壁132a的水平138之间。根据一个实施例,高k电介
质637从沟槽102的底侧134一直延伸到从沟槽102的底侧134到其中本体区116的底侧
140邻接沟槽102的侧壁132a的水平138的距离的10%到80%之间的水平,或者一直延伸
到从沟槽102的底侧134到其中本体区116的底侧140邻接沟槽102的侧壁132a的水平
138的距离的10%与50%之间的水平。
的第一电介质630。第一电介质630在n 掺杂的源极区118和n 掺杂的漂移区108之间
的沟槽102的较高部分中构成栅电介质。电介质结构622还包括在高k电介质637上的第
二电介质142。沟槽102还包括在高k电介质636和第二电介质142上的栅电极124。栅
+ +
电极124通过栅电介质630与p 掺杂的本体区116和n 掺杂的源极区118电绝缘。
介质的堆叠代替。
或FET断开期间不期望的振荡。
沟槽中的电介质结构与栅电极电绝缘。在沟槽中存在许多场电极的情况下,电介质结构还
可以电绝缘分离的场电极。
域中。根据另一实例,第二电介质142被场电极和在栅电极124与场电极之间的电介质代
替。
50的静态相对介电常数εr(也称为介电常数)。
外示出的特性是集电极-发射极电压Vce1(第一IGBT)、Vce2(参考IGBT)和最大电场强度
Emax1(第一IGBT)、Emax2(参考IGBT)。在参考器件中,所谓的动态钳位振荡在断开期间发生。这些动态钳位振荡通过关于最大电场强度Emax2的虚线740以及通过关于集电极-发
射极电压Vce2的虚线741而形成框。动态钳位振荡是不期望的,因为这些振荡可能引起电
磁扰动。作为一个极端实例,动态钳位振荡可能导致器件损坏。在基于一个实施例的第一
IGBT中,动态钳位振荡由于从沟槽的较低部分中的高k电介质产生的降低的动态雪崩而不
出现。如可以从图7中所示的特性中了解到的那样,根据一个实施例的第一IGBT的最大电
场强度Emax1的峰值大大低于参考IGBT的最大电场强度Emax2的峰值,尽管较高的最大集
电极-发射极电压Vce1。
一示出的特性是指最大雪崩生成速率IImax1(第一IGBT)、IImax2(参考IGBT)。在参考器
件中,所谓的动态钳位振荡在断开期间发生。这些动态钳位振荡由虚线840形成框。动态
钳位振荡是不期望的,因为这些振荡可能引起电磁扰动。作为一个极端实例,动态钳位振荡
可能导致器件损坏。在基于一个实施例的第一IGBT中,动态钳位振荡由于从沟槽的较低部
分中的带电的电介质产生的降低的动态雪崩而不出现。如可以从图8中所示的特性中了解
到的那样,根据一个实施例的第一IGBT的最大雪崩生成速率IImax1大大低于参考IGBT的
最大雪崩生成速率IImax2。
特定实施例。本申请意图覆盖本文中讨论的特定实施例的任何适配或变化。因此,意图是
本发明仅由权利要求及其等同物来限定。