相位内插装置以及相位内插方法

摘要

本发明涉及相位内插装置，包含：第一信号产生电路，用以产生具有第一相位的第一信号；第三信号产生电路，用以产生具有第二相位的第三信号；第四/第五信号产生电路，在第一模式下产生具有第三相位的第四信号，并在第二模式下不产生该第四信号而产生具有该第二相位的第五信号；以及相位内插器，在该第一模式下不以该第四信号产生内插信号，而在该第二模式下以该第一信号、该第三信号以及该第五信号产生该内插信号。

权利要求

1.一种相位内插装置，包含：

一第一信号产生电路，用以产生具有一第一相位的一第一信号；

一第三信号产生电路，用以产生具有一第二相位的一第三信号；

一第四/第五信号产生电路，在一第一模式下产生具有一第三相位的一第四信号，并在一第二模式下不产生该第四信号而产生具有该第二相位的一第五信号；以及一相位内插器，在该第一模式下以除该第四信号之外的至少两个信号产生一内插信号，而在该第二模式下以该第一信号、该第三信号以及该第五信号产生该内插信号；

其中该第一相位与该第二相位以及该第三相位不同。

2.如权利要求1所述的相位内插装置，其特征在于，该相位内插器，在该第一模式下以该第一信号以及该第三信号来产生该内插信号。

3.如权利要求1所述的相位内插装置，其特征在于，还包含：一第二信号产生电路，用以产生具有该第一相位的一第二信号；

其中该相位内插器，在该第一模式下以该第一信号、该第二信号、以及该第三信号其中至少其二产生该内插信号，而在该第二模式下以该第一信号、该第二信号、该第三信号以及该第五信号产生该内插信号。

4.如权利要求1所述的相位内插装置，其特在于，还包含一控制电路，用以预估该相位内插器是否需要使用该第五信号来产生该内插信号，若判断该相位内插器需要使用该第五信号来产生该内插信号，则在该相位内插器产生该内插信号前，提前让该第四/第五信号产生电路不产生该第四信号而产生该第五信号。

5.如权利要求4所述的相位内插装置，其特征在于，该相位内插装置储存了用来产生该内插信号的时脉信号的相位顺序，并根据该相位顺序来预估该相位内插器是否需要使用该第五信号。

6.如权利要求1所述的相位内插装置，其特征在于，该第一相位为奇相位和偶相位其中之一相位，而该第二、第三相位为奇相位和偶相位其中之另一相位。

7.如权利要求6所述的相位内插装置，其特征在于，该第一信号产生电路、该第三信号产生电路以及该第四/第五信号产生电路为多工器，其中该第一信号产生电路所接收的信号均为具有偶相位的信号、该第三信号产生电路以及该第四/第五信号产生电路所接收的信号均为具有奇相位的信号。

8.一种相位内插方法，包含：

产生具有一第一相位的一第一信号；

产生具有一第二相位的一第三信号；

在一第一模式下产生具有一第三相位的一第四信号，而在一第二模式下不产生该第四信号而产生具有该第二相位的一第五信号；其中该第一相位与该第二相位以及该第三相位不同；以及在该第一模式下以除该第四信号之外的至少两个信号产生一内插信号，而在该第二模式下以该第一信号、该第三信号以及该第五信号产生该内插信号。

9.如权利要求8所述的相位内插方法，其特征在于，该相位内插器，在该第一模式下以该第一信号以及该第三信号来产生该内插信号。

10.如权利要求8所述的相位内插方法，其特征在于，还包含：产生具有该第一相位的一第二信号；以及

在该第一模式下以该第一信号、该第二信号以及该第三信号产生该内插信号，而在该第二模式下以该第一信号、该第二信号、该第三信号以及该第五信号产生该内插信号。

11.如权利要求8所述的相位内插方法，其特征在于，还包含：预估是否需要使用该第五信号来产生该内插信号；以及

若判断需要使用该第五信号，则在产生该内插信号前，提前停止产生该第四信号而产生该第五信号。

12.如权利要求11所述的相位内插方法，其特征在于，还包含：储存用来产生该内插信号的时脉信号的相位顺序；以及

根据该相位顺序来预估是否需要使用该第五信号来产生该内插信号。

13.如权利要求8所述的相位内插方法，其特征在于，该第一相位为奇相位和偶相位其中之一相位，而该第二、第三相位为奇相位和偶相位其中之另一相位。

说明书

相位内插装置以及相位内插方法

技术领域

[0001] 本发明有关于一种相位内插装置以及相位内插方法，特别有关于可预估内插动作而预先切换欲用来内插的相位的相位内插装置以及相位内插方法。

背景技术

[0002] 相位内插装置被广泛的使用在现代的电子装置中。因为相位内插装置可使用少数的时脉信号来内插出多个具有不同相位的时脉信号。图1绘示了已知技术的相位内插装置100的方块图。如图1所示，已知技术的相位内插装置100包含了相位内插器101以及多工器
103、105。多工器103用以接收分别具有不同偶相位(P0、P2、P4、P6)的时脉信号CLK0、CLK2、CLK4、CLK6并选择其一输出至相位内插器101，而多工器105用以接收具有不同奇相位(P1、P3、P5、P7)的时脉信号CLK1、CLK3、CLK5、CLK7并选择其一输出至相位内插器101。相位内插器
101会使用接收到的时脉信号产生内插时脉信号CIS。

[0003] 然而，已知的相位内插装置在切换用来内插的时脉信号时，容易产生未预期的突波。图2(a)-(c)绘示了已知技术中，产生内插信号时产生突波的示意图。在图2所示的例子中，相位内插装置100先以上方具有相位P0的时脉信号CLK0和下方具有相位P1的时脉信号CLK1来产生内插时脉信号CIS，然后再将时脉信号CLK0切换成具有时脉信号CLK2来和时脉信号CLK1产生内插时脉信号CIS。如图2(a)所示，内插时脉信号CIS在时间点T1、T2、T3、T4的波形，是由时脉信号CLK0和时脉信号CLK1在时间点T1、T2、T3、T4的波形内插而出。

[0004] 然而，如图2(b)所示，当上方用以内插的时脉信号CLK0欲被切换成具有相位P2的时脉信号CLK2时，会因为无法瞬间切换而存在着一暂时状态，此状态下时脉信号CLK0的值会暂留而造成产生内插时脉信号CIS时的错误。举例来说，在图2(b)的时间点T2时，时脉信号CLK2的电位为低且时脉信号CLK1的电位亦为低，理应内插出电位为低的内插时脉信号CIS。但因为时脉信号CLK0会在切换时暂留(以虚线表示的时脉信号CLK0)，且时脉信号CLK0在时间点T2时的电位为高，因此会使内插时脉信号CIS在时间点T2时被内插出突波P。即使时间点T2之后的内插时脉信号CIS之值均为正常的，但突波P仍会对整体的准确性造成影响。请参照图2(c)，时间点T2后上方的内插信号已经切换至时脉信号CLK2，故时间点T3、T4时，读取到的会是正确的时脉信号CLK2之值，因此时间点T3、T4时可以得到正确的内插时脉信号CIS，但先前时间点T2时造成的突波P已经产生且无法消除。此类的错误会使得内插时脉信号CIS的有突波或不正常的衰减，而让波形变得不正确。

[0005] 为了解决这样的问题，相关领域提出了一些解决方案，其中一种为先等切换完不同相位的时脉信号一预定时间后，再产生内插时脉信号。然而这样的机制不仅处理速度较慢，而且需要分别控制切换和内插的动作，会使电路的设计更加复杂。

发明内容

[0006] 本发明的一目的为提供一相位内插装置以及一相位内插方法，来避免已知技术中的突波问题。

[0007] 本发明的一实施例揭示了一种相位内插装置，包含：第一信号产生电路，用以产生具有第一相位的第一信号；第三信号产生电路，用以产生具有第二相位的第三信号；第四/第五信号产生电路，在第一模式下产生具有第三相位的第四信号，并在第二模式下不产生该第四信号而产生具有该第二相位的第五信号；以及相位内插器，在该第一模式下不以该第四信号产生内插信号，而在该第二模式下以该第一信号、该第三信号以及该第五信号产生该内插信号。

[0008] 依据前述的实施例可以得到一种相位内插方法，但因其步骤可由前述实施例推得，故于此不再赘述。

[0009] 根据前述的实施例，可预估用来执行内插的信号相位而预先切换，可避免已知技术中的突波问题且不会降低处理速度。而且，藉由共用多工器和内插模块，可节省电路的面积。

附图说明

[0010] 图1绘示了已知技术的相位内插装置的方块图。

[0011] 图2(a)-(c)绘示了已知技术中，产生内插信号时产生突波的示意图。

[0012] 图3绘示了根据本发明一实施例的相位内插装置的方块图。

[0013] 图4A和图4B绘示了图3中相位内插器的其中一示范性电路结构的电路图。

[0014] 图5绘示了根据本发明的实施例的相位内插装置的运作示意图。

[0015] 图6绘示了用以产生内插信号的时脉信号的相位顺序的示意图。

[0016] 图7绘示了根据本发明一实施例的相位内插方法的流程图。

[0017] 主要元件符号说明

[0018] 100、300相位内插装置

[0019] 101、301相位内插器

[0020] 302控制电路

[0021] 103、105、303、305、307、309多工器

[0022] 401、403、405、407内插模块

[0023] MP1、MP2、MP3、MP4PMOSFET

[0024] MN1、MN2、MN3、MN4NMOSFET

具体实施方式

[0025] 图3绘示了根据本发明一实施例的相位内插装置300的方块图。如图3所示，时脉信号CLK0、CLK2、CLK4、CLK6、CLK8分别具有偶相位P0、P2、P4、P6、P8，而时脉信号CLK1、CLK3、CLK5、CLK7、CLK9分别具有奇相位P1、P3、P5、P7、P9。相位内插装置300包含了相位内插器301、多工器303、305、307以及309。多工器303、305接收时脉信号CLK0、CLK2、CLK4、CLK6、CLK8而分别输出第一时脉信号CS1和第二时脉信号CS2到相位内插器301。多工器307接收时脉信号CLK1、CLK3、CLK5、CLK7、CLK9而输出第三时脉信号CS3到相位内插器301。多工器309接收时脉信号CLK1、CLK3、CLK5、CLK7、CLK9而在第一模式下输出第四时脉信号CS4到相位内插器301，并于第二模式下输出第五时脉信号CS5到相位内插器301。第三时脉信号CS3和第五时脉信号CS5具有相同的相位。相位内插器301在第一模式下不以第四时脉信号CS4内插时脉信号CIS，而在第二模式下以第一时脉信号CS1、第二时脉信号CS2、第三时脉信号CS3和第五时脉信号CS5内插出内插时脉信号CIS。在第一模式下，相位内插器301可以第一时脉信号CS1、第二时脉信号CS2、以及第三时脉信号CS3其中至少其二产生内插信号。若相位内插装置300不具有多工器305时，相位内插器301在第一模式下以第一信号CS1以及第三信号CS3来产生该内插信号CIS。相位内插装置300的详细动作将于底下详述。

[0026] 相位内插器301可以包含各种不同的电路结构，图4A和图4B绘示了图3中相位内插器301的其中一示范性电路结构的电路图。如图4A所示，相位内插器301包含了相位内插模块401、403、405以及407，每一相位内插模块均包含了反相器INV1和INV2以及开关SW1和SW2，利用开关SW1和SW2可决定要使用那些信号来作为内插之用。相位内插模块401、403、405以及407的信号输出耦接在一起。图4B绘示了图4A更详细的电路图。在图4B中，每一相位内插模块包含了多个PMOSFET(金氧半场效晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor)MP1、MP2、MP3、MP4以及NMOSFET MN1、MN2、MN3、MN4。这些PMOSFET和NMOSFET以串联方式排列，且信号输出于MP2和MN1的接点，以及MP4和MN3的接点。其中图4B中的PMOSFET MP1和NMOSFET MN2形成了图4A中的反相器INV1，而图4B中的PMOSFET MP2和NMOSFET MN1形成了图4A中的开关SW1。同样的，图4B中的PMOSFET MP3和NMOSFET MN4形成了图4A中的反相器INV2，而图4B中的PMOSFET MP4和NMOSFET MN3形成了图4A中的开关SW2。相位内插器的详细结构以及动作方式为熟知此项技术者所知悉，故于此不再赘述。

[0027] 底下将举例说明相位内插装置300的运作方式，可同时参阅图3、图4A和图5来更为了解本发明的内容。在图5所示的例子中，是假设第一时脉信号CS1具有相位P0(即此时图3的多工器303输出时脉信号CLK1做为第一时脉信号CS1)、第二时脉信号CS2具有相位P0、第三时脉信号CS3具有相位P1，第四时脉信号CS4具有相位P9，且第五时脉信号CS4具有相位P1来做说明，但并不表示用以限定本发明。图5中的参数00、01、11、10分别表示了内插模块401、403、405和407的导通状态。以图4A中的内插模块401为例，当其状态为00时则表示开关SW1和SW2均不导通。相反的，当其状态为11时则表示开关SW1和SW2均导通。状态10则表示电路开关SW1导通、开关SW2不导通。状态01则表示电路开关SW1不导通、开关SW2导通。

[0028] 请再参阅图5，如图5中的状态A所示，导通模块401、403、405和407的导通状态分别为11、11、00、00，此时内插时脉信号CIS的相位为 多工器309的输出为具有相位P9的第四时脉信号CS4，且未用来产生内插时脉信号CIS。因此，此时第四时脉信号CS4为一种闲置(idle)的状态，但亦可为其他电路使用。而在图5中的状态B，导通模块401、403、405和407的导通状态分别为01、11、10、00，内插时脉信号CIS的相位为 此时多工器309的输出为具有相位P9的第四时脉信号CS4，且多工器309的输出未用来产生内插时脉信号CIS。而在状态C，导通模块401、403、405和407的导通状态分别为00、11、11、00，内插时脉信号CIS的相位为 此时多工器309的输出仍为具有相位P9的第四时脉信号CS4。此状态下，相位内插器301中的控制电路302会依据所储存的相位顺序(将于图6中详述)来预估下一个内插时脉信号CIS的相位应是 须使用到两个具有相位P1的时脉信号来产生内插时脉信号CIS，因此会让多工器309停止输出第四时脉信号CS4，改为输出第五时脉信号CS5。

[0029] 在状态D时，导通模块401、403、405和407的导通状态分别为00、01、11、10，此时导通模块407所接收的信号已是具有相位P1的第五时脉信号CS5，因此内插时脉信号CIS的相位为 状态E则和状态C相同，导通模块401、403、405和407的导通状态分别为00、11、11、00，此时导通模块407所接收的信号仍是具有相位P1的第五时脉信号CS5，因此内插时脉信号CIS的相位为 于此情况下，控制电路302可预估下一个内插时脉信号CIS的
相位应为 不须使用两个具有相位P1的时脉信号来产生内插时脉信号CIS，因此会
让多工器309停止输出第五时脉信号CS5，改为输出第四时脉信号CS4。须注意的是，前述的状态顺序当可任意调换或更动，不须依循图5中的排列。

[0030] 图6绘示了用以产生内插信号的时脉信号的相位顺序的示意图。图6中的状态1、2、3、4分别对应了图5中的状态A、B、C、D，图6中深色标示的部份即为用来产生内插时脉信号的相位。然而，图6中状态4之后的状态和图5中的状态D之后的状态并不相同，在第5图的状态E，内插模块407接收的时脉信号的相位会从P1变成P9，但在图6的状态5中，内插模块407接收的时脉信号的相位仍为P1。也就是说，用以产生内插信号的时脉信号的相位顺序是可以随意更改的。而经由这样的配置，可让控制电路预估出下一阶段会使用到何种相位，而决定是否切换相位。举例来说，当欲将图6的状态8切换至状态9时，在状态8可预估于下一状态，导通模块405所输出的时脉信号均不会用来内插，因此可将多工器309的输出从具有相位P1的时脉信号切换至具有相位P3的时脉信号。根据图5和图6的实施例，可了解各状态的先后次序并非固定的，因此可预先设定用以产生内插信号的时脉信号的相位顺序，并根据现今的相位顺序来预估下一个相位顺序并据以决定是否要切换多工器的输出。

[0031] 也请留意，本发明的范围不受限于前述的实施例。举例来说，相位内插装置300不受限于使用在时脉信号上。而且，在图5的实施例中，亦不限制必须要存在着两个具有同样相位的时脉信号(例如CS1和CS2)，也就是图3中的相位内插装置300可仅具有多工器303、307和309而不具有多工器305。此外，第3图中的多工器303、305、307和309不限制于只能接收奇相位或只能接收偶相位其中一种。而且，多工器303、305、307和309可被其他信号产生电路取代，亦即只要能产生具有所须相位的信号给相位内插器的电路，均应在本发明的范围之内。此外，前述的预估下一个用以产生内插信号的时脉信号的相位的步骤，可运用预先储存相位顺序之外的方式来达成。图5-6的相位顺序当可依据不同需要而任意变化，不以图5和图6所示的实施例为限。

[0032] 根据前述的实施例，可得到一种相位内插方法，如图7所示般包含了下列步骤：

[0033] 步骤701

[0034] 产生具有第一相位的第一信号(如CS1)。

[0035] 步骤703

[0036] 产生具有第二相位的第三信号(如CS3)。

[0037] 步骤705

[0038] 在第一模式下产生具有第三相位的第四信号(如CS4)，而在第二模式下不产生第四信号而产生具有该第二相位的第五信号(如CS5)。

[0039] 步骤707

[0040] 在第一模式下不以第四信号产生内插信号(如图5的状态A、状态B、状态C)，而在第二模式下以第一信号、第三信号以及第五信号产生内插信号(如图5的状态D)。

[0041] 根据前述的实施例，可预估用来执行内插的信号相位而预先切换，可避免已知技术中的突波问题且不会降低处理速度。而且，藉由共用多工器和内插模块，可节省电路的面积。

[0042] 以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。