对失调误差和电容失配误差动态补偿的流水线ADC子级电路转让专利
申请号 : CN201310554172.9
文献号 : CN103580691A
文献日 : 2014-02-12
发明人 : 周启才 , 戴强 , 陈珍海 , 吴俊 , 季惠才 , 封晴 , 于宗光
申请人 : 中国电子科技集团公司第五十八研究所
摘要 :
本发明涉及一种流水线ADC子级电路，尤其是一种对失调误差和电容失配误差动态补偿的流水线ADC子级电路，属于集成电路的技术领域。按照本发明提供的技术方案，所述对失调误差和电容失配误差动态补偿的流水线ADC子级电路，包括与输入信号Vi连接的第一通路以及第二通路；第一通路对输入信号Vi进行采样保持后得到第一差分信号Vip以及第二差分信号Vin；第二通路包括伪随机序列调制的子ADC电路、子DAC电路、余量增益电路、伪随机译码电路及伪随机序列产生电路。本发明结构紧凑，能对失调误差和电容失配误差进行动态补偿，适应范围广，安全可靠。
权利要求 :
1.一种对失调误差和电容失配误差动态补偿的流水线ADC子级电路，包括与输入信号Vi连接的第一通路以及第二通路；第一通路对输入信号Vi进行采样保持后得到第一差分信号Vip以及第二差分信号Vin；其特征是：第二通路包括伪随机序列调制的子ADC电路（201）、子DAC电路（22）、余量增益电路（203）、伪随机译码电路（204）及伪随机序列产生电路（205）；
伪随机序列调制的子ADC电路（201），与第一差分信号Vip、第二差分信号Vin、伪随机序列产生电路（205）的输出端、子DAC电路（22）的输入端以及伪随机译码电路（204）的输入端连接，在伪随机序列产生电路（205）产生的伪随机序列作用下根据第一差分信号Vip、第二差分信号Vin向子DAC电路（22）以及输出具有伪随机性质的温度计码；
子DAC电路（22），与伪随机序列调制的子ADC电路（201）的输出端连接，根据温度计码产生具有伪随机性质的Vdac信号；
伪随机译码电路（204），与伪随机序列调制的子ADC电路（201）的输出端连接，根据温度计码输出K比特的数字编码；
余量增益电路（203），通过采样开关（206）与第一差分信号Vip、第二差分信号Vin以及子DAC电路（22）的输出端连接，对第一差分信号Vip、第二差分信号Vin以及Vdac信号进行采样，并输出余量放大值Vo。
2.根据权利要求1所述的对失调误差和电容失配误差动态补偿的流水线ADC子级电路，其特征是：所述伪随机序列调制的子ADC电路（201）包括第一路参考电压选通电路、第K二路参考电压选通电路以及动态锁存比较器组；动态锁存比较器组包括2 个动态锁存比较器；
K-2 K-1
第一路参考电压选通电路包括2 组高电平选通电路，每组高电平选通电路均包括2个高电平选通开关；第一路参考电压选通电路内的高电平选通开关由伪随机序列产生电路K-2（205）产生的伪随机序列进行控制，且伪随机序列与2 组高电平选通电路中的每组高电平选通电路连接控制时的位置顺序不同；
K-2 K-1
第二路参考电压选通电路包括2 组低电平选通电路，每组低电平选通电路均包括2个低电平选通开关；第二路参考电压选通电路内的低电平选通开关由伪随机序列产生电路K-2（205）产生的伪随机序列进行控制，且伪随机序列与2 组低电平选通电路中的每组低电平选通电路连接控制时的位置顺序不同；
第一差分信号Vip、第一路参考电压选通电路选通的高电平与动态锁存器组内对应的动态锁存比较器的正端连接，第二差分信号Vin、第二路参考电压选通电路选通的低电平与动态锁存器组内对应的动态锁存比较器的负端连接。
3.根据权利要求2所述的对失调误差和电容失配误差动态补偿的流水线ADC子级电路，其特征是：所述高电平选通开关、低电平选通开关为NMOS、PMOS或CMOS传输门。
4.根据权利要求1所述的对失调误差和电容失配误差动态补偿的流水线ADC子级电路，其特征是：所述伪随机译码电路（204）包括加法电路（50）以及与所述加法电路（50）输出端连接的判断电路（51）；加法电路（50）的输入端与伪随机序列调制的子ADC电路（201）的输出端连接，以接受伪随机序列调制的子ADC电路（201）输出的温度计码；加法电路（50）对温度计码进行累加，判断电路（51）对加法电路（50）输出的累加结果进行判断，并输出K比特数字编码。
5.根据权利要求1所述的对失调误差和电容失配误差动态补偿的流水线ADC子级电路，其特征是：所述子DAC电路（202）包括第一开关电路模块（40）及第二开关电路模块K（41）；所述第一开关电路模块（40）及第二开关电路模块（41）内均包括2 组相同的开关对，开关对由两个相同的开关组成，所述开关为PMOS开关管、NMOS开关管或CMOS开关对；开关对由伪随机序列调制的子ADC电路（201）输出的温度计码进行控制。
说明书 :
对失调误差和电容失配误差动态补偿的流水线ADC子级电
路
技术领域
[0001] 本发明涉及一种流水线ADC子级电路，尤其是一种对失调误差和电容失配误差动态补偿的流水线ADC子级电路，属于集成电路的技术领域。
背景技术
[0002] 图1为现有文献中提出的具有对电容失配误差进行动态补偿功能的流水线ADC子级电路100，它是利用随机序列产生器105产生的伪随机序列去控制一个由小电容阵列构
成的数模转换器104，并产生一个小的模拟电压并入至通路2中的乘法数模转换器102，由于这个小的模拟电压具有随机性，能在一定程度上消除乘法数模转换器102中电容的失配误差。
成的数模转换器104，并产生一个小的模拟电压并入至通路2中的乘法数模转换器102，由于这个小的模拟电压具有随机性，能在一定程度上消除乘法数模转换器102中电容的失配误差。
[0003] 但是该文献中提出的子级电路只能对乘法数模转换器的电容失配误差进行动态补偿，对子模数转换器101的比较器失调误差没有进行补偿，无法消除比较器失调误差对模数转换器的影响。
发明内容
[0004] 本发明的目的是克服现有技术中存在的不足，提供一种对失调误差和电容失配误差动态补偿的流水线ADC子级电路，其结构紧凑，能对失调误差和电容失配误差进行动态补偿，适应范围广，安全可靠。
[0005] 按照本发明提供的技术方案，所述对失调误差和电容失配误差动态补偿的流水线ADC子级电路，包括与输入信号Vi连接的第一通路以及第二通路；第一通路对输入信号Vi进行采样保持后得到第一差分信号Vip以及第二差分信号Vin；第二通路包括伪随机序列调制的子ADC电路、子DAC电路、余量增益电路、伪随机译码电路及伪随机序列产生电路；
[0006] 伪随机序列调制的子ADC电路，与第一差分信号Vip、第二差分信号Vin、伪随机序列产生电路的输出端、子DAC电路的输入端以及伪随机译码电路的输入端连接，在伪随机序列产生电路产生的伪随机序列作用下根据第一差分信号Vip、第二差分信号Vin向子DAC电路以及输出具有伪随机性质的温度计码；
[0007] 子DAC电路，与伪随机序列调制的子ADC电路的输出端连接，根据温度计码产生具有伪随机性质的Vdac信号；
[0008] 伪随机译码电路，与伪随机序列调制的子ADC电路的输出端连接，根据温度计码输出K比特的数字编码；
[0009] 余量增益电路，通过采样开关与第一差分信号Vip、第二差分信号Vin以及子DAC电路的输出端连接，对第一差分信号Vip、第二差分信号Vin以及Vdac信号进行采样，并输出余量放大值Vo。
[0010] 所述伪随机序列调制的子ADC电路包括第一路参考电压选通电路、第二路参考电K压选通电路以及动态锁存比较器组；动态锁存比较器组包括2 个动态锁存比较器；
[0011] 第一路参考电压选通电路包括2K-2组高电平选通电路，每组高电平选通电路均包K-1括2 个高电平选通开关；第一路参考电压选通电路内的高电平选通开关由伪随机序列产
K-2
生电路产生的伪随机序列进行控制，且伪随机序列与2 组高电平选通电路中的每组高电
平选通电路连接控制时的位置顺序不同；
K-2
生电路产生的伪随机序列进行控制，且伪随机序列与2 组高电平选通电路中的每组高电
平选通电路连接控制时的位置顺序不同；
[0012] 第二路参考电压选通电路包括2K-2组低电平选通电路，每组低电平选通电路均包K-1括2 个低电平选通开关；第二路参考电压选通电路内的低电平选通开关由伪随机序列产
K-2
生电路产生的伪随机序列进行控制，且伪随机序列与2 组低电平选通电路中的每组低电
平选通电路连接控制时的位置顺序不同；
K-2
生电路产生的伪随机序列进行控制，且伪随机序列与2 组低电平选通电路中的每组低电
平选通电路连接控制时的位置顺序不同；
[0013] 第一差分信号Vip、第一路参考电压选通电路选通的高电平与动态锁存器组内对应的动态锁存比较器的正端连接，第二差分信号Vin、第二路参考电压选通电路选通的低电平与动态锁存器组内对应的动态锁存比较器的负端连接。
[0014] 所述高电平选通开关、低电平选通开关为NMOS、PMOS或CMOS传输门。
[0015] 所述伪随机译码电路包括加法电路以及与所述加法电路输出端连接的判断电路；加法电路的输入端与伪随机序列调制的子ADC电路的输出端连接，以接受伪随机序列调制的子ADC电路输出的温度计码；加法电路对温度计码进行累加，判断电路对加法电路输出的累加结果进行判断，并输出K比特数字编码。
[0016] 所述子DAC电路包括第一开关电路模块及第二开关电路模块；所述第一开关电路K模块及第二开关电路模块内均包括2 组相同的开关对，开关对由两个相同的开关组成，所述开关为PMOS开关管、NMOS开关管或CMOS开关对；开关对由伪随机序列调制的子ADC电
路输出的温度计码进行控制。
路输出的温度计码进行控制。
[0017] 本发明的优点：由伪随机序列产生电路产生伪随机序列，伪随机序列调制的子ADC电路在伪随机序列产生电路产生的伪随机序列作用下根据第一差分信号Vip、第二差
分信号Vin向子DAC电路以及输出具有伪随机性质的温度计码；子DAC电路在具有伪随机
性质的温度计码作用下得到信号Vdac，，通过具有伪随机性质的信号Vdac，余量增益电路能电容失配误差进行动态补偿，伪随机译码电路通过具有伪随机性质的温度计码得到K比特数字编码，结构紧凑，能对失调误差动态补偿，适应范围广，安全可靠。
分信号Vin向子DAC电路以及输出具有伪随机性质的温度计码；子DAC电路在具有伪随机
性质的温度计码作用下得到信号Vdac，，通过具有伪随机性质的信号Vdac，余量增益电路能电容失配误差进行动态补偿，伪随机译码电路通过具有伪随机性质的温度计码得到K比特数字编码，结构紧凑，能对失调误差动态补偿，适应范围广，安全可靠。
附图说明
[0018] 图1为现有对电容失配误差进行动态补偿的流水线ADC子级电路的框图。
[0019] 图2为本发明的结构框图。
[0020] 图3为本发明伪随机序列调制的子ADC电路原理图。
[0021] 图4为本发明子DAC电路原理图。
[0022] 图5为本发明余量增益电路的电路原理图。
[0023] 图6为本发明伪随机译码电路的电路框图。
具体实施方式
[0024] 下面结合具体附图和实施例对本发明作进一步说明。
[0025] 如图2所示：为了能对失调误差和电容误差动态补偿，本发明的流水线ADC子级电路200，包括与输入信号Vi连接的第一通路以及第二通路；第一通路对输入信号Vi进行采样保持后得到第一差分信号Vip以及第二差分信号Vin；第二通路包括伪随机序列调制的子ADC电路201、子DAC电路22、余量增益电路203、伪随机译码电路204及伪随机序列产生电路205；
[0026] 伪随机序列调制的子ADC电路201，与第一差分信号Vip、第二差分信号Vin、伪随机序列产生电路205的输出端、子DAC电路22的输入端以及伪随机译码电路204的输入端连接，在伪随机序列产生电路205产生的伪随机序列作用下根据第一差分信号Vip、第二差分信号Vin向子DAC电路22以及输出具有伪随机性质的温度计码；
[0027] 子DAC电路22，与伪随机序列调制的子ADC电路201的输出端连接，根据温度计码产生具有伪随机性质的Vdac信号；
[0028] 伪随机译码电路204，与伪随机序列调制的子ADC电路201的输出端连接，根据温度计码输出K比特的数字编码；
[0029] 余量增益电路203，通过采样开关206与第一差分信号Vip、第二差分信号Vin以及子DAC电路22的输出端连接，对第一差分信号Vip、第二差分信号Vin以及Vdac信号进
行采样，并输出余量放大值Vo。
行采样，并输出余量放大值Vo。
[0030] 具体地，输入信号Vi信号通过采样保持后得到第一差分信号Vip以及第二差分信号Vin，从而得到Vi=Vip-Vin。伪随机序列调制的子ADC电路在伪随机序列产生电路205产生伪随机序列作用下根据第一差分信号Vin、第二差分信号Vin产生数字的温度计码，温度计码具有伪随机性质。子DAC电路202根据温度计码产生相对应的模拟信号Vdac，伪随
机译码电路204根据温度计码产生K比特数字编码，本发明实施例中，K可以取大于等于2
的任意正整数。
机译码电路204根据温度计码产生K比特数字编码，本发明实施例中，K可以取大于等于2
的任意正整数。
[0031] 所述伪随机序列调制的子ADC电路201包括第一路参考电压选通电路、第二路参K
考电压选通电路以及动态锁存比较器组；动态锁存比较器组包括2 个动态锁存比较器；
考电压选通电路以及动态锁存比较器组；动态锁存比较器组包括2 个动态锁存比较器；
[0032] 第一路参考电压选通电路包括2K-2组高电平选通电路，每组高电平选通电路均包K-1括2 个高电平选通开关；第一路参考电压选通电路内的高电平选通开关由伪随机序列产
K-2
生电路205产生的伪随机序列进行控制，且伪随机序列与2 组高电平选通电路中的每组
高电平选通电路连接控制时的位置顺序不同；
K-2
生电路205产生的伪随机序列进行控制，且伪随机序列与2 组高电平选通电路中的每组
高电平选通电路连接控制时的位置顺序不同；
[0033] 第二路参考电压选通电路包括2K-2组低电平选通电路，每组低电平选通电路均包K-1括2 个低电平选通开关；第二路参考电压选通电路内的低电平选通开关由伪随机序列产
K-2
生电路205产生的伪随机序列进行控制，且伪随机序列与2 组低电平选通电路中的每组
低电平选通电路连接控制时的位置顺序不同；
K-2
生电路205产生的伪随机序列进行控制，且伪随机序列与2 组低电平选通电路中的每组
低电平选通电路连接控制时的位置顺序不同；
[0034] 第一差分信号Vip、第一路参考电压选通电路选通的高电平与动态锁存器组内对应的动态锁存比较器的正端连接，第二差分信号Vin、第二路参考电压选通电路选通的低电平与动态锁存器组内对应的动态锁存比较器的负端连接。
[0035] 具体实施时，如图3所示：为本发明伪随机序列调制的子ADC电路201的具体结K-1 K-1
构电路原理图，伪随机序列调制的子ADC电路201包括2 组由伪随机序列PR1～PR2 控
制的参考电压选通电路301、参考电压选通电路302、...、参考电压选通电路303，参考电压K
选通电路311、参考电压选通电路312、...、参考电压选通电路313和2 个动态锁存比较
器321、动态锁存比较器322、...、动态锁存比较器323；其中，参考电压选通电路301、参考电压选通电路302、参考电压选通电路303为第一路参考电压选通电路的部分电路，作为高电平选通电路；参考电压选通电路311、参考电压选通电路312、参考电压选通电路313为第二路参考电压选通电路的部分电路，作为低电平选通电路，图3中未示出第一路参考电压选通电路及第二路参考电压选通电路的全部连接，动态锁存比较器321、动态锁存比较器
322、动态锁存比较器323为动态锁存器组内的动态锁存比较器。
构电路原理图，伪随机序列调制的子ADC电路201包括2 组由伪随机序列PR1～PR2 控
制的参考电压选通电路301、参考电压选通电路302、...、参考电压选通电路303，参考电压K
选通电路311、参考电压选通电路312、...、参考电压选通电路313和2 个动态锁存比较
器321、动态锁存比较器322、...、动态锁存比较器323；其中，参考电压选通电路301、参考电压选通电路302、参考电压选通电路303为第一路参考电压选通电路的部分电路，作为高电平选通电路；参考电压选通电路311、参考电压选通电路312、参考电压选通电路313为第二路参考电压选通电路的部分电路，作为低电平选通电路，图3中未示出第一路参考电压选通电路及第二路参考电压选通电路的全部连接，动态锁存比较器321、动态锁存比较器
322、动态锁存比较器323为动态锁存器组内的动态锁存比较器。
[0036] 具体地，伪随机序列PR1～PR2K-1由伪随机序列产生电路205生成，伪随机序列K-1
PR1～PR2 控制参考电压选通电路301、参考电压选通电路302、...、参考电压选通电路
K-2 K-2
303，使得选择一组高电平Refp1～Refp2 生成一组高电平信号Vrefp1～Vrefp2 ，伪随机K-1
序列PR1～PR2 控制参考电压选通电路311、参考电压选通电路312、...、参考电压选通电K-2 K-2
路313，使得选择一组低电平Refn1～Refn2 生成一组低电平信号Vrefn1～Vrefn2 ，伪随K-1 K-2
机序列PR1～PR2 分别控制2 组参考电压选通电路301、参考电压选通电路302、...、参
K-1 K-1
考电压选通电路303中的2 个开关，伪随机序列PR1～PR2 的顺序可以是任意的，只要
K-2
在这2 组参考电压选通电路301、参考电压选通电路302、...、参考电压选通电路303中
K-1 K-2
不重复即可，伪随机序列PR1～PR2 分别控制2 组参考电压选通电路311、参考电压选通
K-1 K-1
电路312、...、参考电压选通电路313中的2 个开关，伪随机序列PR1～PR2 的顺序可以
K-1
是任意的，只要在这2 组参考电压选通电路311、参考电压选通电路312、...、参考电压选通电路313中不重复即可。
PR1～PR2 控制参考电压选通电路301、参考电压选通电路302、...、参考电压选通电路
K-2 K-2
303，使得选择一组高电平Refp1～Refp2 生成一组高电平信号Vrefp1～Vrefp2 ，伪随机K-1
序列PR1～PR2 控制参考电压选通电路311、参考电压选通电路312、...、参考电压选通电K-2 K-2
路313，使得选择一组低电平Refn1～Refn2 生成一组低电平信号Vrefn1～Vrefn2 ，伪随K-1 K-2
机序列PR1～PR2 分别控制2 组参考电压选通电路301、参考电压选通电路302、...、参
K-1 K-1
考电压选通电路303中的2 个开关，伪随机序列PR1～PR2 的顺序可以是任意的，只要
K-2
在这2 组参考电压选通电路301、参考电压选通电路302、...、参考电压选通电路303中
K-1 K-2
不重复即可，伪随机序列PR1～PR2 分别控制2 组参考电压选通电路311、参考电压选通
K-1 K-1
电路312、...、参考电压选通电路313中的2 个开关，伪随机序列PR1～PR2 的顺序可以
K-1
是任意的，只要在这2 组参考电压选通电路311、参考电压选通电路312、...、参考电压选通电路313中不重复即可。
[0037] 两组高低电平信号Vrefp1～Vrefp2K-2、Vrefn1～Vrefn2K-2输出到2K个组动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器323的参考电压输入端，Vref1～K-1 KVref2 信号输出到2 个动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器
323的参考电压输入端的顺序也可以是任意的，但必须确保当动态锁存比较器321、动态锁K-2
存比较器322、...、动态锁存比较器323的参考电压输入端的正端为Vrefp1～Vrefp2 中
K-2
的一个时，对应动态锁存比较器的参考电压输入端的负端必须是Vrefn1～Vrefn2 中与正K
端相对应的那个，2 个动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器323K-2 K-2
通过对第一差分信号Vip、第二差分信号Vin和参考电压Vrefp1～Vrefp2 ，Vrefn1～Vrefn2K K
进行比较量化，生成两组相位相反的温度计码T1、Tn1，...，T2、Tn2。即其中，温度计码T1与温度计码Tn1的相位相反，其余类同。
323的参考电压输入端的顺序也可以是任意的，但必须确保当动态锁存比较器321、动态锁K-2
存比较器322、...、动态锁存比较器323的参考电压输入端的正端为Vrefp1～Vrefp2 中
K-2
的一个时，对应动态锁存比较器的参考电压输入端的负端必须是Vrefn1～Vrefn2 中与正K
端相对应的那个，2 个动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器323K-2 K-2
通过对第一差分信号Vip、第二差分信号Vin和参考电压Vrefp1～Vrefp2 ，Vrefn1～Vrefn2K K
进行比较量化，生成两组相位相反的温度计码T1、Tn1，...，T2、Tn2。即其中，温度计码T1与温度计码Tn1的相位相反，其余类同。
[0038] 由于参考电压Vrefp1～Vrefp2K-2，Vrefn1～Vrefn2K-2信号由伪随机序列PR1～PR2K-1选通得到，因此动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器323输出的K K K温度计T1、Tn1，...，T2、Tn2 具有伪随机性质，所以这2 个动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器323的顺序可以是任意的，即在随机序列调制的子ADC电路K K
201中动态锁存比较器的位置摆放没有高低位之分，温度计T1、Tn1，...，T2、Tn2 作为伪随机K-2 K-2
序列调制的子ADC电路201的最终输出。高低电平Refp1～Refp2 ，Refn1～Refn2 由基准
K-2 K-2 K-2
电路产生，其中Refp1～Refp2 电平为从高到低，Refn1～Refn2 电平为从低到高，Refp2K-2 K-2 K-2
大于Refn2 ，Refp1～Refp2 ～Refn2 ～Refn1可以是成等差排列的参考电平，也可以是在等差排列的基础上加入了随机或伪随机抖动信号的参考电平，或是具有其他特性的从高至K-1
低排列的参考电平。伪随机序列PR1～PR2 控制的参考电压选通开关可以用单独的NMOS、PMOS或CMOS传输门电路实现。
201中动态锁存比较器的位置摆放没有高低位之分，温度计T1、Tn1，...，T2、Tn2 作为伪随机K-2 K-2
序列调制的子ADC电路201的最终输出。高低电平Refp1～Refp2 ，Refn1～Refn2 由基准
K-2 K-2 K-2
电路产生，其中Refp1～Refp2 电平为从高到低，Refn1～Refn2 电平为从低到高，Refp2K-2 K-2 K-2
大于Refn2 ，Refp1～Refp2 ～Refn2 ～Refn1可以是成等差排列的参考电平，也可以是在等差排列的基础上加入了随机或伪随机抖动信号的参考电平，或是具有其他特性的从高至K-1
低排列的参考电平。伪随机序列PR1～PR2 控制的参考电压选通开关可以用单独的NMOS、PMOS或CMOS传输门电路实现。
[0039] 具体地：由基准电路产生的一组高电平Refp1～Refp2K-2接到每一组参考电压选通开关301、参考电压选通开关302、...、参考电压选通开关303的选通输入端供开关选通K-2 K-2用，并生成一组高电平信号Vref1～Vref2 ，由基准电路产生的一组低电平Refn1～Refn2连接到每一组参考电压选通开关311、参考电压选通开关312、...、参考电压选通开关313K-2
的选通输入端供开关选通用，并生成一组低电平信号Vrefn1～Vrefn2 ，伪随机序列PR1～K-1
PR2 的分别接每一组参考电压选通开关301、参考电压选通开关302、...、参考电压选通开关303，参考电压选通开关311、参考电压选通开关312、...、参考电压选通开关313中的K-1 K-1
2 个开关的控制端，伪随机序列PR1～PR2 控制的开关的位置顺序在参考电压选通开关
301、参考电压选通开关302、...、参考电压选通开关303中的位置顺序不能重复，在不重复K-1
的基础上可以任意摆放，伪随机序列PR1～PR2 控制的开关的位置顺序在参考电压选通开关311、参考电压选通开关312、...、参考电压选通开关313中的位置顺序不能重复，在不重K-2 K-2
复的基础上可以任意摆放。两组高低电平信号Vref1～Vref2 ，Vrefn1～Vrefn2 分别连
K
接2 个动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器323的参考电压输K
入端的正、负端或负、正端。动态锁存比较器组中的2 个动态锁存比较器输出T1、Tn1，...，K K
T2、Tn2 作为伪随机序列调制的子ADC电路201的最终输出。
的选通输入端供开关选通用，并生成一组低电平信号Vrefn1～Vrefn2 ，伪随机序列PR1～K-1
PR2 的分别接每一组参考电压选通开关301、参考电压选通开关302、...、参考电压选通开关303，参考电压选通开关311、参考电压选通开关312、...、参考电压选通开关313中的K-1 K-1
2 个开关的控制端，伪随机序列PR1～PR2 控制的开关的位置顺序在参考电压选通开关
301、参考电压选通开关302、...、参考电压选通开关303中的位置顺序不能重复，在不重复K-1
的基础上可以任意摆放，伪随机序列PR1～PR2 控制的开关的位置顺序在参考电压选通开关311、参考电压选通开关312、...、参考电压选通开关313中的位置顺序不能重复，在不重K-2 K-2
复的基础上可以任意摆放。两组高低电平信号Vref1～Vref2 ，Vrefn1～Vrefn2 分别连
K
接2 个动态锁存比较器321、动态锁存比较器322、...、动态锁存比较器323的参考电压输K
入端的正、负端或负、正端。动态锁存比较器组中的2 个动态锁存比较器输出T1、Tn1，...，K K
T2、Tn2 作为伪随机序列调制的子ADC电路201的最终输出。
[0040] 如图4所示：为本发明子DAC电路202的电路原理图。子DAC电路202包括成差分对的两个电路模块，即第一开关电路模块40、第二开关电路模块41，第一开关电路模块40、K
第二开关电路模块41分别包括2 组相同的开关对，其中，开关对401、开关对402、...、开关对403位于第一开关电路模块40内，开关对411、开关对412、...、开关对413位于第二开关电路模块40内，开关对401由两个相同的开关组成，这个开关可以是单独的PMOS开关管、单独的NMOS开关管或是CMOS开关对，其余开关对402、...、开关对403和开关对411、开关对412、...、开关对413同开关对401内的组成，即开关对401内的两个开关组成相同，当开关对401内的开关选定后，第一开关电路模块40及第二开关电路模块41内其余的开
关对的开关与开关对401内的开关对应一致。
第二开关电路模块41分别包括2 组相同的开关对，其中，开关对401、开关对402、...、开关对403位于第一开关电路模块40内，开关对411、开关对412、...、开关对413位于第二开关电路模块40内，开关对401由两个相同的开关组成，这个开关可以是单独的PMOS开关管、单独的NMOS开关管或是CMOS开关对，其余开关对402、...、开关对403和开关对411、开关对412、...、开关对413同开关对401内的组成，即开关对401内的两个开关组成相同，当开关对401内的开关选定后，第一开关电路模块40及第二开关电路模块41内其余的开
关对的开关与开关对401内的开关对应一致。
[0041] 第一开关电路模块40中开关对内连接VREFT电平的开关分别由伪随机调制的子K
ADC电路201输出的具有伪随机性质的温度计码T1、T2，...，T2 控制，第一开关电路模块40中开关对连接VREFB电平的开关分别由伪随机调制的子ADC电路201输出的具有伪随机性质K K
的温度计码Tn1、Tn2，...，Tn2 控制，并分别得到Vdacp1、Vdacp2、...，Vdacp2，（其中VREFT、VREFB由基准电路产生，VREFT为高电平，VREFB为低电平，VREFT和VREFB一般关于电源电压VDD的1/2对称，VREFT和VREFB的大小规定了流水线ADC能处理的模拟信号的幅值范围），第二开关电路模块41中开关对内连接VREFT电平的开关分别由伪随机调制的子ADC电路201输出的具有伪随机性K
质的温度计码Tn1、Tn2，...，Tn2 控制，第二开关电路模块41中开关对内连接VREFB电平的开K
关分别由伪随机调制的子ADC电路201输出的具有伪随机性质的温度计码T1、T2，...，T2K
控制，并得到Vdacn1、Vdacn2、...，Vdacn2。
ADC电路201输出的具有伪随机性质的温度计码T1、T2，...，T2 控制，第一开关电路模块40中开关对连接VREFB电平的开关分别由伪随机调制的子ADC电路201输出的具有伪随机性质K K
的温度计码Tn1、Tn2，...，Tn2 控制，并分别得到Vdacp1、Vdacp2、...，Vdacp2，（其中VREFT、VREFB由基准电路产生，VREFT为高电平，VREFB为低电平，VREFT和VREFB一般关于电源电压VDD的1/2对称，VREFT和VREFB的大小规定了流水线ADC能处理的模拟信号的幅值范围），第二开关电路模块41中开关对内连接VREFT电平的开关分别由伪随机调制的子ADC电路201输出的具有伪随机性K
质的温度计码Tn1、Tn2，...，Tn2 控制，第二开关电路模块41中开关对内连接VREFB电平的开K
关分别由伪随机调制的子ADC电路201输出的具有伪随机性质的温度计码T1、T2，...，T2K
控制，并得到Vdacn1、Vdacn2、...，Vdacn2。
[0042] 由于伪随机调制的子ADC电路201输出的温度计码T1、T2，...，T2K和Tn1、Tn2，...，K K KTn2 具有伪随机性质，所以Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、Vdacn2、...，Vdacn2 信号也具有伪随K K
机的特性，Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、Vdacn2、...，Vdacn2 为子DAC电路202的最终输出。
进一步地，针对K-bit的流水线ADC的子级电路200，本发明实施例中，子DAC电路202的输K K-1 K-2
出并不一定为差分两组2 个信号，也可以是差分两组2 ，2 个等等，只需要对伪随机调制K K
的子ADC电路201输出的温度计码T1、T2，...，T2 和Tn1、Tn2，...，Tn2 进行稍作处理即可，动态锁存比较器为寻常所见的经典类型的动态锁存比较器电路。
机的特性，Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、Vdacn2、...，Vdacn2 为子DAC电路202的最终输出。
进一步地，针对K-bit的流水线ADC的子级电路200，本发明实施例中，子DAC电路202的输K K-1 K-2
出并不一定为差分两组2 个信号，也可以是差分两组2 ，2 个等等，只需要对伪随机调制K K
的子ADC电路201输出的温度计码T1、T2，...，T2 和Tn1、Tn2，...，Tn2 进行稍作处理即可，动态锁存比较器为寻常所见的经典类型的动态锁存比较器电路。
[0043] 具体地：由基准电路产生的高电平VREFT和低电平VREFB连接到该子DAC电路202K
中2 组相同的第一开关电路模块40及第二开关电路模块41的输入端，其中，开关对401
的第一个开关的信号输入端连接VREFT信号，开关对401的第二个开关的信号输入端连接
VREFB信号，第一个开关的信号输出端与第二个开关的信号输出端相连为输出端Vdacp1，开关对402、...、开关对403和开关对411、开关对412、...、开关对413同开关对401的连接形K
式，第一开关电路模块40内开关对输出端分别为Vdacp2、...，Vdacp2 和第二开关电路模块41K
内开关对的输出分别为Vdacn1、Vdacn2、...，Vdacn2，开关对401、开关对402、...、开关对403中信号输入端连接VREFT信号的开关的控制信号分别为伪随机调制的子ADC电路201输出的
K
温度计码T1、T2，...，T2，开关对401、开关对402、...、开关对403中信号输入端连接VREFB信号的开关的控制信号分别为伪随机调制的子ADC电路201输出的温度计码Tn1、Tn2，...，K
Tn2，开关对411、开关对412、...、开关对413中信号输入端连接VREFT信号的开关的控制信K
号分别为伪随机调制的子ADC电路201输出的温度计码Tn1、Tn2，...，Tn2，开关对411、开关对412、...、开关对413中信号输入端连接VREFB信号的开关的控制信号分别为伪随机调制K
的子ADC电路201输出的温度计码T1、T2，...，T2，上述第一开关电路模块40输出的Vdacp1、K K
Vdacp2、...，Vdacp2 和第二开关电路模块41输出的Vdacn1、Vdacn2、...，Vdacn2，作为子DAC电路
202的最终输出。
中2 组相同的第一开关电路模块40及第二开关电路模块41的输入端，其中，开关对401
的第一个开关的信号输入端连接VREFT信号，开关对401的第二个开关的信号输入端连接
VREFB信号，第一个开关的信号输出端与第二个开关的信号输出端相连为输出端Vdacp1，开关对402、...、开关对403和开关对411、开关对412、...、开关对413同开关对401的连接形K
式，第一开关电路模块40内开关对输出端分别为Vdacp2、...，Vdacp2 和第二开关电路模块41K
内开关对的输出分别为Vdacn1、Vdacn2、...，Vdacn2，开关对401、开关对402、...、开关对403中信号输入端连接VREFT信号的开关的控制信号分别为伪随机调制的子ADC电路201输出的
K
温度计码T1、T2，...，T2，开关对401、开关对402、...、开关对403中信号输入端连接VREFB信号的开关的控制信号分别为伪随机调制的子ADC电路201输出的温度计码Tn1、Tn2，...，K
Tn2，开关对411、开关对412、...、开关对413中信号输入端连接VREFT信号的开关的控制信K
号分别为伪随机调制的子ADC电路201输出的温度计码Tn1、Tn2，...，Tn2，开关对411、开关对412、...、开关对413中信号输入端连接VREFB信号的开关的控制信号分别为伪随机调制K
的子ADC电路201输出的温度计码T1、T2，...，T2，上述第一开关电路模块40输出的Vdacp1、K K
Vdacp2、...，Vdacp2 和第二开关电路模块41输出的Vdacn1、Vdacn2、...，Vdacn2，作为子DAC电路
202的最终输出。
[0044] 如图5所示，为本发明余量增益电路原理图，余量增益电路203主要包括四个采样开关阵列，即采样开关阵列50～采样开关阵列53、两个电容阵列，即采样电容阵列54～采样电容阵列55，以及余量放大器56和其它几个开关电容。第一差分信号Vip、第二差分信号Vin经该余量增益电路203中的采样开关阵列50、采样开关阵列51进行采样和保持，采样开关阵列50、采样开关阵列51一般由一个栅压自举开关电路控制或实现，能减小采样开关K
的非线性特性，由子DAC电路202输出的具有伪随机性质的Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、K
Vdacn2、...，Vdacn2 分别经采样开关阵列52、采样开关阵列53进行采样和保持。为了减小芯片面积，采样开关阵列52和采样开关阵列53一般可以由单独的PMOS开关、单独的NMOS开
关或CMOS开关来实现，采样开关阵列50、采样开关阵列51在时钟cp1下工作，采样开关阵列52、采样开关阵列53在时钟cp2下工作，cp1与cp2为两相不交叠时钟。
的非线性特性，由子DAC电路202输出的具有伪随机性质的Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、K
Vdacn2、...，Vdacn2 分别经采样开关阵列52、采样开关阵列53进行采样和保持。为了减小芯片面积，采样开关阵列52和采样开关阵列53一般可以由单独的PMOS开关、单独的NMOS开
关或CMOS开关来实现，采样开关阵列50、采样开关阵列51在时钟cp1下工作，采样开关阵列52、采样开关阵列53在时钟cp2下工作，cp1与cp2为两相不交叠时钟。
[0045] 采样电容阵列54、采样电容阵列55内为采样电容，采样电容阵列54的输出接余量放大器56的正输入端，采样电容阵列55的输出接余量放大器56的负输入端，Cf为反馈电K K
容，一般有Cp1=Cp2=...=Cp2=C，Cn1=Cn2=...=Cn2=C，Cf=2C，Vcm1和Vcm2为共模电压（即VDD/2），cp1p为比cp1稍微提前到来的时钟信号。
容，一般有Cp1=Cp2=...=Cp2=C，Cn1=Cn2=...=Cn2=C，Cf=2C，Vcm1和Vcm2为共模电压（即VDD/2），cp1p为比cp1稍微提前到来的时钟信号。
[0046] 由于Vdacp1、Vdacp2、...，Vdacp2K和Vdacn1、Vdacn2、...，Vdacn2K具有伪随机性质，使得信号K在采样电容Cp1、Cp2、...、Cp2 之间成伪随机性质在不停的切换，所以能在一定程度上消除K K
电容Cp1、Cp2、...、Cp2 之间的失配误差，因此伪随机性质的Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、K
Vdacn2、...，Vdacn2 对电容的失配误差进行了动态补偿。
电容Cp1、Cp2、...、Cp2 之间的失配误差，因此伪随机性质的Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、K
Vdacn2、...，Vdacn2 对电容的失配误差进行了动态补偿。
[0047] 该余量增益电路203工作在两相不交叠时钟cp1和cp2的控制下，该电路的工作原理如下：
[0048] 1）、采样相时，cp1、cp1p为高，cp2为低，采样电容阵列54、采样电容阵列55和采样开关阵列50、采样开关阵列51对第一差分信号Vip、第二差分信号Vin进行采样，余量放大器56处于复位状态，此时，节点501p、节点502p、...，节点503p电压均为Vip，节点501n、节点
502n、...，节点503n电压均为Vin，节点51p、节点51n电压均为Vcm1，节点52p、节点52n电压均为Vcm2，从而对于余量放大器56的正端有：
502n、...，节点503n电压均为Vin，节点51p、节点51n电压均为Vcm1，节点52p、节点52n电压均为Vcm2，从而对于余量放大器56的正端有：
[0049]
[0050] 对于余量放大器56的负端有：
[0051]
[0052] 其中，Qp、Qn分别为余量放大器56正端、负端的电荷量。
[0053] 2）、保持相时，cp1、cp1p为低，cp2为高，采样电容阵列54、采样电容阵列55和采样K K开关阵列52、采样开关阵列53对Vdacp1、Vdacp2、...，Vdacp2 和Vdacn1、Vdacn2、...，Vdacn2 进行采样，余量放大器56处于放大工作状态，此时，节点501p、节点502p、...，节点503p电压分别K K
为Vdacp1、Vdacp2、...，Vdacp2，节点501n、节点502n、...，节点503n电压Vdacn1、Vdacn2、...，Vdacn2，节点51p、节点51n电压分别Vi+、Vi-，节点52p、节点52n电压分别为Vop、Von，从而对于余量放大器56的正端有：
为Vdacp1、Vdacp2、...，Vdacp2，节点501n、节点502n、...，节点503n电压Vdacn1、Vdacn2、...，Vdacn2，节点51p、节点51n电压分别Vi+、Vi-，节点52p、节点52n电压分别为Vop、Von，从而对于余量放大器56的正端有：
[0054]
[0055] 对于余量放大器56的负端有：
[0056]
[0057] 其中，Q′p、Q′n分别为余量放大器56正端、负端的电荷量。K K
[0058] 对于一般情况下，有Cp1=Cp2=···=Cp2=C，Cn1=Cn2=···=Cn2=C，Cf=2C，并由电荷守恒有Qp=Q'p，Qn=Q'n，Qp-Qn=Q'p-Q'n，从而可得：
[0059]K
[0060] 对于来自子DAC电路202的信号具有伪随机性质的信号Vdacp1、Vdacp2、...，Vdacp2 和KVdacn1、Vdacn2、...，Vdacn2 有：VREFT为高电平，VREFB为低电平，VREFT和VREFB一般关于电源电压VDD的1/2对称，一般地，有VREFT=1.4，VREFB=0.4，设VREFT-VREFB=Vref，假设伪随机调制的子ADC电路
201输出的温度计码中有x个高电平，则（5）式可以改写为：
K K K+1
201输出的温度计码中有x个高电平，则（5）式可以改写为：
K K K+1
[0061] 2(Vip-Vin)=[x·Vref-(2-x)·Vref]-2 (Vi+-Vi-)+2(Vop-Von) （6）
[0062] 又设余量放大器56的低频开环增益为A0，则有：K
[0063] 2(Vop-Von)=-A0·(Vi+-Vi-) （7）
[0064] 设Vip-Vin=Vi，Vop-Von=Vo由（6）、（7）得：
[0065]
[0066] 从（7）式可以看出，余量放大器56的有限低频增益A0会给余量输出带来增益误差，若A0>60dB，（7）式可以近似为：
[0067] Vo=2K-1·Vi+(2K-1-x)·Vref （9）
[0068] （8）式即为本发明基于伪随机控制技术的对失调误差和电容失配误差进行动态补偿的流水线ADC子级电路的余量输出表达式，供给下一子级电路转换作用。
[0069] 图5中，余量增益电路203的具体连接关系为：子DAC电路202输出的具有伪随机性质的信号Vdacp1经一个由时钟cp2控制的开关连接到节点501p，同时第一差分信号Vip经一个由时钟cp1控制的开关连接到节点501p，节点501p通过一个采样电容Cp1连接到余量
放大器56的正输入端51p；子DAC电路202输出的具有伪随机性质的信号Vdacp2经一个由
时钟cp2控制的开关连接到节点502p，同时第一差分信号Vip经一个由cp2控制的开关连接到节点502p，节点502p通过一个采样电容Cp2连接到余量放大器56的正输入端51p；依次
K
地，子DAC电路202输出的具有伪随机性质的信号Vdacp2 经一个由时钟cp2控制的开关连接到节点503p，同时第一差分信号Vip经一个由时钟cp1控制的开关也连接到节点503p，节点K
503p通过一个采样电容Cp2 连接到余量放大器56的正输入端51p。
放大器56的正输入端51p；子DAC电路202输出的具有伪随机性质的信号Vdacp2经一个由
时钟cp2控制的开关连接到节点502p，同时第一差分信号Vip经一个由cp2控制的开关连接到节点502p，节点502p通过一个采样电容Cp2连接到余量放大器56的正输入端51p；依次
K
地，子DAC电路202输出的具有伪随机性质的信号Vdacp2 经一个由时钟cp2控制的开关连接到节点503p，同时第一差分信号Vip经一个由时钟cp1控制的开关也连接到节点503p，节点K
503p通过一个采样电容Cp2 连接到余量放大器56的正输入端51p。
[0070] 子DAC电路202输出的具有伪随机性质的信号Vdacn1经一个由时钟cp2控制的开关连接到节点501n，同时第二差分信号Vin经一个由时钟cp1控制的开关连接到节点501n，节点501n通过一个采样电容Cn1连接到余量放大器56的负输入端51n；子DAC电路202输出的具有伪随机性质的信号Vdacn2经一个由时钟cp2控制的开关连接到节点502n，同时第二差分信号Vin经一个由cp2控制的开关连接到节点502n，节点502n通过一个采样电容Cn2连接到余量放大器56的负输入端51n；依次地，子DAC电路202输出的具有伪随机性质的信号
K
Vdacn2 经一个由时钟cp2控制的开关连接到节点503n，同时第二差分信号Vin经一个由时钟K
cp1控制的开关也连接到节点503n，节点503n通过一个采样电容Cn2 连接到余量放大器56的负输入端51n。
K
Vdacn2 经一个由时钟cp2控制的开关连接到节点503n，同时第二差分信号Vin经一个由时钟K
cp1控制的开关也连接到节点503n，节点503n通过一个采样电容Cn2 连接到余量放大器56的负输入端51n。
[0071] 进一步地，由时钟cp1控制的开关一般为栅压自举开关，由时钟cp2控制的开关可以为单独的PMOS开关、单独的NMOS开关或CMOS开关。节点51p通过一个电容Cf连接到节点52p，节点51n通过另一个电容Cf连接到节点52n；节点52p通过由时钟cp1p控制的开关
连接到一个共模电压（VDD/2）Vcm2，通过另一个由时钟cp2控制的开关连接到余量放大器56的负输出端Vop，节点52n通过由时钟cp1p控制的开关连接到一个共模电压（VDD/2）Vcm2，通过另一个由时钟cp2控制的开关连接到余量放大器56的正输出端Von，余量放大器56的负输
出端Vop由时钟cp1控制的开关连接到量放大器56的正输出端Von，余量放大器56的正负输入端51p、51n分别通过一个由时钟cp1p控制的开关连接到另一个工模电压（VDD/2）Vcm1。注意：这里描述的开关均可由单独的MOS开关或CMOS开关实现，cp1、cp2为两相不交叠时钟，cp1p为比cp1提前到来的时钟信号。
连接到一个共模电压（VDD/2）Vcm2，通过另一个由时钟cp2控制的开关连接到余量放大器56的负输出端Vop，节点52n通过由时钟cp1p控制的开关连接到一个共模电压（VDD/2）Vcm2，通过另一个由时钟cp2控制的开关连接到余量放大器56的正输出端Von，余量放大器56的负输
出端Vop由时钟cp1控制的开关连接到量放大器56的正输出端Von，余量放大器56的正负输入端51p、51n分别通过一个由时钟cp1p控制的开关连接到另一个工模电压（VDD/2）Vcm1。注意：这里描述的开关均可由单独的MOS开关或CMOS开关实现，cp1、cp2为两相不交叠时钟，cp1p为比cp1提前到来的时钟信号。
[0072] 图6所示为本发明伪随机译码电路的原理框图。伪随机译码电路204由一个加法器电路60和一个判断电路61组成，加法器电路60对来自伪随机调制的子ADC电路201输
K
出的具有伪随机性质的温度计码T1、T2，...，T2 进行相加，判断电路61对加法器电路60相加得到的结果进行判断，并输出K比特数字编码。该伪随机译码电路的优点在于无需知道K K
温度计码T1、T2，...，T2 的高低位，温度计码T1、T2，...，T2 的伪随机性对最后的数字编码输出没有影响。
K
出的具有伪随机性质的温度计码T1、T2，...，T2 进行相加，判断电路61对加法器电路60相加得到的结果进行判断，并输出K比特数字编码。该伪随机译码电路的优点在于无需知道K K
温度计码T1、T2，...，T2 的高低位，温度计码T1、T2，...，T2 的伪随机性对最后的数字编码输出没有影响。
[0073] 具体地：伪随机调制的子ADC电路201输出的具有伪随机性质的温度计码T1、K
T2，...，T2 连接到加法器电路60的输入端，加法器电路60的输出端连接判断电路61的输入端，判断电路61的输出为该伪随机译码电路204的输出。其中判断电路61的基本工作
原理是：当加法电路60的结果为0，则K比特数字码为全0；当加法电路60的结果为1，则
K比特数字码为0…001；当加法电路60的结果为2，则K比特数字码为0…010；依次类推，K
同理，当加法电路60的结果为2，则K比特数字码为1…111。
T2，...，T2 连接到加法器电路60的输入端，加法器电路60的输出端连接判断电路61的输入端，判断电路61的输出为该伪随机译码电路204的输出。其中判断电路61的基本工作
原理是：当加法电路60的结果为0，则K比特数字码为全0；当加法电路60的结果为1，则
K比特数字码为0…001；当加法电路60的结果为2，则K比特数字码为0…010；依次类推，K
同理，当加法电路60的结果为2，则K比特数字码为1…111。
[0074] 本发明由伪随机序列产生电路205产生伪随机序列，伪随机序列调制的子ADC电路201在伪随机序列产生电路205产生的伪随机序列作用下根据第一差分信号Vip、第二差分信号Vin向子DAC电路22以及输出具有伪随机性质的温度计码；子DAC电路202在具有
伪随机性质的温度计码作用下得到信号Vdac，，通过具有伪随机性质的信号Vdac，余量增益电路203能电容失配误差进行动态补偿，伪随机译码电路204通过具有伪随机性质的温
度计码得到K比特数字编码，结构紧凑，能对失调误差动态补偿，适应范围广，安全可靠。
伪随机性质的温度计码作用下得到信号Vdac，，通过具有伪随机性质的信号Vdac，余量增益电路203能电容失配误差进行动态补偿，伪随机译码电路204通过具有伪随机性质的温
度计码得到K比特数字编码，结构紧凑，能对失调误差动态补偿，适应范围广，安全可靠。