半导体器件和用于制造半导体器件的方法

摘要

一种衬底，其具有由具有多型4H的六方形单晶结构的半导体制成的表面（SR）。通过交替地设置具有（0-33-8）的平面取向的第一平面（S1）和连接到第一平面（S1）并且具有与第一平面（S1）的平面取向不同的平面取向的第二平面（S2）来构建衬底的表面（SR）。在衬底的表面（SR）上设置有栅绝缘膜。在栅绝缘膜上设置有栅电极。

权利要求

1.一种半导体器件(200)，所述半导体器件包括：衬底(290)，所述衬底具有沟槽，该沟槽包含由半导体制成的侧表面(SW)，所述半导体具有多型4H的六方形单晶结构，所述沟槽的所述侧表面沿着(0-11-2)的平面取向来延伸并且通过交替地设置第一平面(S1)和第二平面(S2)来被构建，所述第一平面具有(0-33-8)的平面取向，所述第二平面连接到所述第一平面并且具有与所述第一平面的所述平面取向不同的平面取向；

栅绝缘膜(213)，所述栅绝缘膜被设置在所述沟槽的所述侧表面上；以及栅电极(217)，所述栅电极被设置在所述栅绝缘膜上。

2.根据权利要求1所述的半导体器件，其中，

所述第二平面具有(0-11-1)的平面取向。

3.根据权利要求1或2所述的半导体器件，其中，所述半导体是碳化硅。

4.一种用于制造半导体器件(200)的方法，所述方法包括以下各步骤：准备衬底(290)，所述衬底具有由碳化硅制成的表面，所述碳化硅具有多型4H的六方形单晶结构；

对所述衬底的所述表面进行化学处理，以形成包含侧表面(SW)的沟槽，所述侧表面(SW)沿着(0-11-2)的平面取向来延伸并且通过交替地设置第一平面(S1)和第二平面(S2)来被构建，所述第一平面(S1)具有(0-33-8)的平面取向，所述第二平面(S2)连接到所述第一平面并且具有与所述第一平面的所述平面取向不同的平面取向；

在所述沟槽的所述侧表面上形成栅绝缘膜(213)；以及在所述栅绝缘膜上形成栅电极(217)。

5.根据权利要求4所述的用于制造半导体器件的方法，其中，所述第二平面具有(0-11-1)的平面取向。

6.根据权利要求4或5所述的用于制造半导体器件的方法，其中，对所述表面进行化学处理的步骤包括对所述表面进行化学蚀刻的步骤。

7.根据权利要求6所述的用于制造半导体器件的方法，其中，对所述表面进行化学蚀刻的步骤包括对所述表面进行热蚀刻的步骤。

8.根据权利要求7所述的用于制造半导体器件的方法，其中，对所述表面进行热蚀刻的步骤包括以下步骤：在包括一种或多种类型的卤素原子的气氛中加热所述衬底。

9.根据权利要求8所述的用于制造半导体器件的方法，其中，所述一种或多种类型的卤素原子包括氯原子和氟原子中的至少一种。

说明书

半导体器件和用于制造半导体器件的方法

技术领域

[0001] 本发明涉及半导体器件和用于制造半导体器件的方法，更具体地，涉及具有栅电极的半导体器件和用于制造这种半导体器件的方法。

背景技术

[0002] MOSFET（金属氧化物半导体场效应晶体管）是具有栅电极的示例性的半导体器件。日本专利特许公开No.2002-261275公开了在4H型SiC的上表面上设置的氧化物膜的上表面上设置有金属电极的MOS器件。

[0003] 沟道迁移率是MOSFET的性能指标之一。沟道迁移率指示载流子在沟道中的迁移率。沟道迁移率的增大会导致导通电阻减小或操作速度增大。已知的是，沟道迁移率取决于沟道表面的平面取向。因此，在用于制造半导体器件的半导体衬底中采用特定的平面取向。例如，根据上述专利公布中描述的技术，其上设置有氧化物膜的4H型SiC的平面对应于{03-
38}平面，或者对应于相对于{03-38}平面具有10°或更小的偏移角度的平面。

[0004] 该专利公布如下描述了{03-38}平面允许高沟道迁移率的原因：“因此，通过在具有对应于{03-38}平面的平面或者相对于{03-38}平面具有10°或更小的偏移角度的平面的SiC的表面上设置氧化物膜，能够增大MOS器件的沟道迁移率。这大概是由于以下原因。也就是说，SiC的{0001}平面是六方形密集平面，因此具有用于构成原子的高的每单位面积的未键合化学键密度。因此，界面态增大，从而防止电子移动。相比之下，{03-38}平面偏离六方形密集平面，因此有助于电子移动。另外，因为即使{03-38}平面偏离密集平面，原子的键合化学键也相对周期性地出现在该表面中，所以在{03-38}平面中得到特别高的沟道迁移率。”

[0005] 引用列表

[0006] 专利文献

[0007] PTL1：日本专利特许公开No.2002-261275

发明内容

[0008] 技术问题

[0009] 例如，在使用多型4H的碳化硅的情况下，期望的是，如上所述采用{03-38}平面用于沟道，以提高半导体器件的性能。另外，根据本发明的发明人的检查，特别优选的是采用{03-38}平面的（0-33-8）平面。然而，本发明的发明人已发现，通过沿着（0-33-8）的平面取向切割晶锭而得到的普通碳化硅衬底在宏观上具有与（0-33-8）平面对应的表面，但在微观上具有不期望的低比率的（0-33-8）的平面取向。换句话讲，已发现，利用常规的方法，不足以有效采用允许高沟道迁移率的（0-33-8）平面。

[0010] 更一般地讲，本发明的发明人已发现，还没有充分地验证对于沟道表面的平面取向进行微观控制来增大沟道迁移率。通过增大沟道迁移率，能够提高半导体器件的性能。因此，通过微观地控制沟道表面，预期得到更大的沟道迁移率。

[0011] 本发明致力于解决上述问题，并且其目的在于提供一种具有大沟道迁移率的半导体器件以及制造这种半导体器件的方法。

[0012] 问题的解决方案

[0013] 根据本发明的一方面的半导体器件包括衬底、栅绝缘膜和栅电极。衬底具有由具有多型4H的六方形单晶结构的半导体制成的表面。通过交替地设置具有（0-33-8）的平面取向的第一平面和连接到第一平面并且具有与第一平面的平面取向不同的平面取向的第二平面，来构建衬底的表面。栅绝缘膜设置在衬底的表面上。栅电极设置在栅绝缘膜上。

[0014] 在根据上述一个方面的半导体器件中，第二平面优选地具有（0-11-1）的平面取向。

[0015] 在根据上述一个方面的半导体器件中，半导体优选是碳化硅。

[0016] 根据本发明的另一方面的半导体器件包括衬底、栅绝缘膜和栅电极。衬底具有由具有除立方体结构之外的单晶结构的半导体制成的表面。单晶结构周期性地包括立方体结构的等价结构。通过交替地设置具有在等价结构中的（001）的平面取向的第一平面和连接到第一平面并且具有与第一平面的平面取向不同的平面取向的第二平面，来构建衬底的表面。栅绝缘膜设置在衬底的表面上。栅电极设置在栅绝缘膜上。

[0017] 在根据另一方面的半导体器件中，单晶结构优选是六方形结构和菱面体结构中的一个。

[0018] 本发明中的用于制造半导体器件的方法包括以下步骤。准备衬底，该衬底具有由具有多型4H的六方形单晶结构的碳化硅制成的表面。对衬底的表面进行化学处理，以在衬底的表面中，交替地形成具有（0-33-8）的平面取向的第一平面和连接到第一平面并且具有与第一平面的平面取向不同的平面取向的第二平面。在衬底的表面上形成栅绝缘膜。在栅绝缘膜上形成栅电极。

[0019] 在用于制造半导体器件的方法中，第二平面优选具有（0-11-1）的平面取向。

[0020] 在用于制造半导体器件的方法中，对表面进行化学处理的步骤优选包括对表面进行化学蚀刻的步骤。更优选地，对表面进行化学蚀刻的步骤包括对表面进行热蚀刻的步骤。进一步优选地，对表面进行热蚀刻的步骤包括在包括至少一种或多种类型的卤素原子的气氛中加热衬底的步骤。至少一种或多种类型的卤素原子包括氯原子和氟原子中的至少一种。

[0021] 本发明的有益效果

[0022] 根据本发明，能够使沟道迁移率变大。

附图说明

[0023] 图1是示意性示出本发明的第一实施例中的半导体器件的构造的截面图。

[0024] 图2是图1的半导体器件的示意性平面图。

[0025] 图3是图1的局部放大图。

[0026] 图4示出多型4H六方形结构中的（000-1）平面的晶体结构。

[0027] 图5示出当沿着图4的V-V线截取的（11-20）平面的晶体结构。

[0028] 图6示出在（11-20）平面中的、图1的半导体器件中的沟道的表面附近的晶体结构。

[0029] 图7示出当从（01-10）平面观察时图1的半导体器件中的沟道的表面。

[0030] 图8是示意性示出用于制造本发明的第一实施例中的半导体器件的方法的第一步骤的截面图。

[0031] 图9是示意性示出用于制造本发明的第一实施例中的半导体器件的方法的第二步骤的截面图。

[0032] 图10是示意性示出用于制造本发明的第一实施例中的半导体器件的方法的第三步骤的截面图。

[0033] 图11是示意性示出用于制造本发明的第一实施例中的半导体器件的方法的第四步骤的截面图。

[0034] 图12是示意性示出用于制造本发明的第一实施例中的半导体器件的方法的第五步骤的截面图。

[0035] 图13是示意性示出用于制造本发明的第一实施例中的半导体器件的方法的第六步骤的截面图。

[0036] 图14是示意性示出用于制造本发明的第一实施例中的半导体器件的方法的第七步骤的截面图。

[0037] 图15是示出当执行热蚀刻时沟道迁移率MB与宏观观察到的沟道表面和（000-1）平面之间的角度之间的示例性关系，并且示出当没有执行热蚀刻时它们之间的关系的图形表示。

[0038] 图16是示出沟道迁移率MB与沟道方向和<0-11-2>方向之间的角度之间的示例性关系的图形表示。

[0039] 图17是示意性示出本发明的第一实施例的变形形式的半导体器件的构造的平面图。

[0040] 图18是示出界面态密度与沟道迁移率之间的示例性关系的图形表示。

[0041] 图19是示出在执行了氮退火的情况下的在栅绝缘膜和沟道之间的界面处的氮浓度和沟道迁移率之间的示例性关系的图形表示。

[0042] 图20是示出在执行了氮退火的情况下、栅绝缘膜和沟道之间的界面附近的氮浓度的示例性分布的图形表示。

[0043] 图21是沿着图22的XXI-XXI线截取的截面图，以示意性示出本发明的第二实施例中的半导体器件的构造。

[0044] 图22是图21的示意性平面图。

[0045] 图23是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第一步骤的截面图。

[0046] 图24是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第二步骤的截面图。

[0047] 图25是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第三步骤的截面图。

[0048] 图26是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第四步骤的截面图。

[0049] 图27是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第五步骤的截面图。

[0050] 图28是图27的示意性透视图。

[0051] 图29是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第六步骤的截面图。

[0052] 图30是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第七步骤的截面图。

[0053] 图31是示意性示出用于制造本发明的第二实施例中的半导体器件的方法的第八步骤的截面图。

具体实施方式

[0054] 下面基于附图描述本发明的实施例。应该注意的是，在下述的附图中，相同或对应的部分被赋予相同的附图标记并且将不再重复描述。另外，在本说明书中，单个取向用[]标示，群取向用<>标示，单个平面用()标示，并且群平面用{}标示。另外，应当通过在数字上方加上“-”（横条）来在结晶学上指示负指数，但在本说明书中通过在数字之前加上负号来指示负指数。

[0055] （第一实施例）

[0056] 如图1和图2中所示，本实施例的半导体器件是碳化硅半导体器件，具体地，是MOSFET 100，更具体地，是垂直型DiMOSFET（双注入型MOSFET）。MOSFET 100包括外延衬底190、栅绝缘膜113、栅电极117、源极116和漏极118。

[0057] 外延衬底190具有单晶衬底111、形成在单晶衬底111上的外延层112、杂质区114和115。单晶衬底111、外延层112和杂质区115中的每个具有第一导电类型（本实施例中，n型），并且杂质区114具有与第一导电类型不同的第二导电类型（本实施例中，p型）。例如，能够使用作为用于向碳化硅、氮（N）或磷（P）提供n型导电性的杂质（n型杂质）。例如，能够使用作为用于向碳化硅、铝（Al）或硼（B）提供p型导电性的杂质（p型杂质）。

[0058] 单晶衬底111由具有多型4H的六方形单晶结构的碳化硅制成。单晶衬底111具有平面取向基本上对应于（0-11-2）平面的一个主表面（图1中的上表面）。在单晶衬底111的一个主表面上，形成由碳化硅制成的外延层112。优选地，外延层112具有比单晶衬底111的杂质浓度低的杂质浓度。杂质区114中的每个形成在外延层112的一部分上。杂质区115中的每个形成在杂质区114的一部分中，以通过杂质区114与外延层112分开。利用这个构造，杂质区114具有位于其正面表面侧并且夹在外延层112和杂质区115之间的沟道CH。优选地，在沟道CH中，载流子在沟道方向上流动，沟道方向是与<0-11-2>平行并且与<-2110>正交的方向。

[0059] 在单晶衬底111的另一主表面（图1中的下表面）上，形成漏极118。优选地，漏极118是欧姆电极。

[0060] 栅绝缘膜113形成在外延衬底190的表面SR的一部分上，具体地，在沟道CH的表面SR上。栅绝缘膜113例如是氧化物膜。应该注意的是，栅绝缘膜113可具有多层结构。

[0061] 栅电极117形成在栅绝缘膜113上。源极116形成在杂质区114和115上。

[0062] 表面SR由具有多型4H的六方形单晶结构的半导体（本实施例中，碳化硅）形成。在本实施例中，外延衬底190全部具有多型4H的六方形单晶结构。下面描述表面SR的细节。

[0063] 如图3中所示，微观地，表面SR是通过交替地设置平面S1（第一平面）和平面S2（第二平面）而构建的化学上稳定的表面。平面S1中的每个具有（0-33-8）的平面取向，而平面S2中的每个连接到平面S1并且具有与平面S1的平面取向不同的平面取向。这里，术语“微观地”是指“微小到这样的程度，即，认为是至少是下述原子间间隔的两倍的大小的程度”。优选地，平面S2具有（0-11-1）的平面取向。平面S1和平面S2由此构成的表面SR优选地具有相对于（0-11-2）的平面取向倾斜了平均5°或更小角度的平面，更优选地，具有基本上具有（0-11-2）的平面取向的平面。

[0064] 通常，关于Si原子（或C原子），当从（000-1）平面观察多型4H的碳化硅单晶时，如图4中所示，层A（附图中的实线）中的原子、在其下布置的层B（附图中的虚线）中的原子、在其下布置的层C（附图中的点划线）中的原子和在其下布置的层B（附图中未示出）中的原子被重复地设置。换句话讲，将四层ABCB视为一个循环，提供诸如ABCBABCBABCB…的循环堆叠结构。

[0065] 如图5中所示，在（11-20）平面（沿着图4的V-V线截取的截面）中，构成上述一个循环的四层ABCB的每个中的原子没有完全沿着（0-11-2）平面对齐。在图5中（，0-11-2）平面被图示为经过层B中的原子的位置。在这种情况下，层A和层B中的每个原子偏离（0-11-2）平面。因此，即使当碳化硅单晶的表面的宏观平面取向，即，在其原子级结构被忽略的情况下的其平面取向，限于（0-11-2），该表面也可能在微观上具有各种结构。

[0066] 如图6中所示，在本实施方式中，通过交替设置平面S1和平面S2来构建表面SR，平面S1具有（0-33-8）的平面取向，平面S2连接到平面S1并且具有与各平面S1的平面取向不同的平面取向。平面S1和平面S2中的每个的长度是Si原子（或C原子）的原子间间隔的两倍那么大。应该注意的是，将平面S1和平面S2平均化的平面对应于（0-11-2）平面（图5）。

[0067] 如图7中所示，当从（01-10）平面观察表面SR时，单晶结构具有周期性地包括等价于立方体结构的结构（平面S1部分）的部分。具体地讲，通过交替地设置平面S1和平面S2来构建表面SR，平面S1具有与立方体结构等价的上述结构中的（001）的平面取向，平面S2连接到平面S1并且具有与各平面S1的平面取向不同的平面取向。另外，在除多型4H之外的单晶结构中，表面因此能够由具有等价于立方体结构的结构中的（001）平面取向的平面（图7中的平面S1）和连接到上述平面并且具有与各上述平面的平面取向不同的平面取向的平面（图2中的平面S2）来构建。该单晶结构不限于六方形结构，例如，可以是除立方体结构之外的单晶结构，可以是菱面体结构。另外，多型不限于4H，例如，可以是6H或15R。另外，半导体不限于碳化硅（SiC），例如，可以是氮化镓（GaN）。

[0068] 下面描述用于制造MOSFET 100的方法。

[0069] 如图8中所示，准备单晶衬底111，单晶衬底111由具有多型4H的六方形单晶结构的碳化硅制成。单晶衬底111具有表面SA。表面SA优选地具有对应于（0-11-2）平面或者相对于（0-11-2）平面倾斜了5°或更小角度的平面的平面取向。能够通过机械抛光或切片的手段形成表面SA。

[0070] 如图9中所示，在单晶衬底111的表面SA上，形成由碳化硅制成的外延层112。外延层112具有作为生长表面的表面SB。表面SB具有和表面SA的晶体结构一致的多型4H的六方形单晶结构。表面SB优选地具有对应于（0-11-2）平面或者相对于（0-11-2）平面倾斜了5°或更小角度的平面的平面取向。应该注意的是，外延层112的表面SB可以被机械抛光，以被平面化。

[0071] 接下来，对表面SB进行化学处理。具体地讲，对表面SB进行化学蚀刻。例如，能够通过在含有至少一种或多种类型的卤素原子的气氛中加热外延衬底190来执行该蚀刻。至少一种或多种类型的卤素原子包括氯（Cl）原子和氟（F）原子中的至少一个。这个气氛例如是Cl2、BCL3、SF6或CF4。

[0072] 如图10中所示，上述化学处理的结果是，自发地形成表面SR。换句话讲，如图6和图7中所示，自发地交替形成具有（0-33-8）的平面取向的平面S1和连接到平面S1并且具有与各平面S1的平面取向不同的平面取向的平面S2。具体地讲，各平面S2具有（0-11-1）的平面取向。

[0073] 如图11中所示，形成杂质区114。具体地讲，将p型杂质的离子选择性注入将形成为杂质区114的区域中。能够通过使用用于离子注入的掩模并且选择用于离子注入的能量来执行这种选择性注入。

[0074] 应该注意的是，可以在用于形成杂质区114的离子注入之后执行上述化学处理（具体地讲，化学蚀刻）。在这种情况下，能够防止表面SR中的原子排列因离子注入而被打乱。

[0075] 如图12中所示，形成杂质区115。具体地讲，执行n型杂质的离子注入来形成杂质区115。应该注意的是，可以在用于形成杂质区114的上述离子注入之前执行该离子注入。

[0076] 接下来，执行活化退火处理，以活化所注入的杂质。例如，在氩（Ar）气的气氛中，在大致1700℃的温度下，执行30分钟的处理。

[0077] 应该注意的是，可以在活化退火之后执行上述化学处理（具体地讲，化学蚀刻）。在这种情况下，可以防止表面SR中的原子排列因活化退火而被打乱。

[0078] 如图13中所示，在表面SR上形成栅绝缘膜113。例如通过干氧化（热氧化）的手段形成栅绝缘膜113。例如，通过在空气或氧气中，在大致1200℃的温度下，执行大致30分钟的加热来执行干氧化。

[0079] 接下来，执行氮退火。因此，调节氮浓度，以在距离外延衬底190和栅绝缘膜113之间的界面10nm的区域中具有1×1021/cm3或更大的最大值。例如，在诸如一氧化氮（NO）气体的含氮气体的气氛中，在大致1100℃的温度下，执行大致120分钟的加热。

[0080] 在这个氮退火处理之后，可以另外地执行惰性气体退火处理。例如，在氩气气氛中，在大致1100℃的温度下，执行大致60分钟的加热。因此，能够以良好的再现性获得高沟道迁移率。

[0081] 如图14中所示，将栅绝缘膜113图案化。能够例如通过光刻和蚀刻执行该图案化。

[0082] 如图1中所示，源极116被形成为接触外延衬底190的杂质区115的表面。各源极116例如由镍（Ni）制成。优选地，执行用于合金化的退火，以获得源极116和外延衬底190之间的更强的欧姆电连接。例如，在诸如氩气的惰性气体的气氛中，在大致950℃的温度下，执行加热大致2分钟。

[0083] 另外，在栅绝缘膜113的表面上形成栅电极117。栅电极117例如由Al制成。

[0084] 另外，在单晶衬底111上形成漏极118。漏极118例如由镍制成。

[0085] 以此方式，得到MOSFET 100。

[0086] 根据本实施方式中的MOSFET 100，通过交替地设置具有（0-33-8）的平面取向的平面S1和连接到S1并且具有与各平面S1的平面取向不同的平面取向的平面S2来构建沟道CH的表面SR（图1），如图6和图7中所示。根据这个构造，在沟道CH的表面中，能够使（0-33-8）的平面取向的比率大。这导致沟道迁移率增大。优选地，各平面S2具有（0-11-1）的平面取向。以此方式，在沟道CH的表面中，（0-33-8）的平面取向的比率能够进一步增大。

[0087] 如下将以更一般的方式对此进行讨论。也就是说，外延衬底190的单晶结构具有周期性地包括与如图7中所示的立方体结构等价的结构（平面S1部分）的部分。具体地讲，通过交替地设置具有与立方体结构等价的结构中的（001）的平面取向的平面S1和连接到S1并且具有与各平面S1的平面取向不同的平面取向的平面S2来构建表面SR。利用这个构造，在表面SR中，与立方体结构的（001）的平面取向对应的部分的比率能够增大。因此，沟道迁移率能够增大。如上所述，具有与立方体结构等价的结构的部分的单晶结构不限于六方形结构，例如，可以是除立方体结构之外的单晶结构，并且可以是菱面体结构。另外，多型不限于4H并且例如可以是6H或15R。另外，半导体不限于碳化硅（SiC）并且例如可以是氮化镓（GaN）。

[0088] 另外，根据本实施例中的用于制造MOSFET 100的方法，对表面SB（图9）进行化学处理，以自发地形成表面SR（图6），在原子级控制该表面SR（如图6中所示）。更具体地讲，对表面SB进行化学蚀刻，以自发地形成表面SR（图6）。具体地讲，化学蚀刻是热蚀刻。例如，在包括至少一种或多种类型的卤素原子的气氛中执行加热。至少一种或多种类型的卤素原子可以包括氯原子和氟原子中的至少一种。

[0089] 下面参照图15的曲线图中的实验结果来描述本实施方式所提供的功能和效果。在图15的曲线图中，水平轴代表由（000-1）平面和沟道CH的表面SR的宏观平面取向所形成的角度D1，而垂直轴代表沟道迁移率MB。图标组CM对应于表面SB被热蚀刻的情况，而图标组MC对应于表面SB没有被热蚀刻的情况。

[0090] 在图标组MC中，当沟道CH的表面具有（0-33-8）的宏观平面取向时，沟道迁移率MB最大。这大概是由于以下原因。也就是说，在没有执行热蚀刻的情况下，即，在没有特别控制沟道表面的微观结构的情况下，其宏观平面取向对应于（0-33-8），结果是（0-33-8）的微观平面取向，即，在原子级上考虑的（0-33-8）的平面取向的比率在统计上变高。

[0091] 另一方面，当沟道CH的表面的宏观平面取向是（0-11-2）（箭头EX所指示的示例的情况）时，图标组CM中的沟道迁移率MB最大。这大概是由于以下原因。也就是说，如图6和图7中所示，均具有（0-33-8）的平面取向的多重平面S1密集并规则地排列，以平面S2插入其间，由此，在沟道CH的表面中，（0-33-8）的微观平面取向的比率变高。

[0092] 参照图16至图19，下面描述了除了平面取向以外能够影响沟道迁移率的因素。

[0093] 在图16中示出的曲线图中，水平轴代表沟道方向和<0-11-2>方向之间的角度D2，而垂直轴代表沟道迁移率MB（任意单位）。其中提供虚线是为了曲线图的可视性。在这个曲线图中发现，为了增大沟道迁移率MB，角度D2优选地不小于0°且不大于60°，更优选地，角度D2基本上为0°。应该注意的是，图2示出具有<0-11-2>的沟道方向的MOSFET 100。

[0094] 应该注意的是，MOSFET 100（图2）能够被形成为使得如图17的示意性平面图中所示，例如，各源极116被形成为具有六方形表面，并且除了围绕源极116外周的部分区域之外的区域被形成为栅电极117。在这种情况下，MOSFET 100的集成程度能够大，同时有助于在落入相对于<0-11-2>方向±60°的范围内的方向上形成沟道。

[0095] 在图18中示出的曲线图中，水平轴代表在栅绝缘膜113和杂质区114（图1）之间的界面态为0.2eV至0.3eV的情况下的界面态密度SD，而垂直轴代表沟道迁移率MB。在这个曲线图中发现，为了增大沟道迁移率MB，界面态密度SD优选为1×1012cm2/(V·s)或更小。

[0096] 应该注意的是，能够通过退火来降低该界面态密度SD。该退火理想地包括氮退火。图19的曲线图示出在执行氮退火的情况下测量沟道迁移率的结果。在图19中，水平轴代表栅绝缘膜113和杂质区114（图1）之间的界面处的氮浓度CN，而垂直轴代表沟道迁移率MB。在这个曲线图中发现，为了增大沟道迁移率MB，氮浓度CN优选为1×1021/cm3或更大。图20示出在满足这种条件的情况下的氮浓度的一个示例性分布。应该注意的是，能够采用氢退火来替代氮退火。

[0097] 应该注意的是，MOSFET 100的沟道CH的表面SR可以包括由交替设置的平面S1和平面S2（图6和图7）构成的部分，并且表面SR的整个部分并不需要这样构成。为了增大这样构成的部分的比率，优选的是，表面SR的宏观平面取向接近（0-11-2）平面。具体地讲，优选的是，表面SR的宏观平面取向相对于（0-11-2）平面在<0-110>方向上±5°的范围内倾斜。另外，这个倾斜优选地落入<-2110>方向上±10°或更小角度的范围内。这导致表面SR上台阶的降低，这对沟道中流动的载流子有影响。

[0098] （第二实施例）

[0099] 如图21和图22中所示，本实施例的半导体器件是碳化硅半导体器件，具体地讲，是MOSFET 200，更具体地讲，是垂直型VMOSFET（V凹槽MOSFET）。MOSFET 200具有多个台面结构和形成在台面结构之间并且具有倾斜的侧表面的沟槽。沟槽具有均由表面SW构成的侧壁（台面结构的侧壁），表面SW被构造为与第一实施例中描述的表面SR基本上相同。因此，另外，在本实施例中，如同第一实施例一样，能够使沟道CH中的沟道迁移率大。

[0100] 在本实施例中，表面SW的宏观平面取向包括第一实施例中示出的（0-11-2）的平面取向和与（0-11-2）的平面取向等价的五个平面取向。换句话讲，表面SW的宏观平面取向包括（0-11-2）、（01-1-2）、（10-1-2）、（-101-2）、（-110-2）和（1-10-2）的平面取向。这六个平面取向在六方形结构上相互等价并且在（hklm）的平面取向中具有负指数m。

[0101] 下面描述MOSFET 200的结构的细节。MOSFET 200具有外延衬底290、栅绝缘膜213、栅电极217、源极216、漏极218和源线233。

[0102] 外延衬底290包括单晶衬底211、击穿电压保持层212、p型本体层214、n区215和接触区204。单晶衬底211、击穿电压保持层212和n区215中的每个具有n型导电性。各接触区具有p型导电性。

[0103] 单晶衬底211是六方形多型4H的碳化硅衬底。单晶衬底211的一个主表面（图21中的上表面）具有几乎对应于（000-1）平面的平面取向。在单晶衬底111的一个主表面上，形成由碳化硅制成的击穿电压保持层212。击穿电压保持层212具有比单晶衬底111的杂质浓度低的杂质浓度。p型本体层214形成在击穿电压保持层212上。n区215形成在p型本体层214的一部分上，以通过p型本体层214与击穿电压保持层212分开。

[0104] 部分去除单晶衬底211的主表面上的外延层，以形成多个（图22中，四个）台面结构。具体地讲，各台面结构具有均具有六方形形状的上表面和底表面，并且具有相对于单晶衬底211的主表面倾斜的侧壁。在相邻的台面结构之间，形成沟槽，以具有由台面结构的侧壁构成的表面SW。

[0105] 在各表面SW上，形成栅绝缘膜213。这个栅绝缘膜213延伸到各n区215的上表面上。栅电极217形成在栅绝缘膜213上，以填充沟槽的内部（即，填充相邻台面结构之间的空间）。
栅电极217具有与栅绝缘膜213在n区215的上表面上的那部分的上表面基本上一样高的上表面。

[0106] 形成栅绝缘膜230，以覆盖栅电极217以及栅绝缘膜213在各n区215的上表面上的那部分。源极216被形成为接触p型接触区204和n区215。源线233被形成为接触源极216的上表面，以延伸到层间绝缘膜230的上表面上。另外，漏极218形成在单晶衬底211的背侧表面上，单晶衬底211的背侧表面与单晶衬底211的其上形成有击穿电压保持层212的主表面相对。该漏极218是欧姆电极。

[0107] 下面描述用于制造MOSFET 200的方法。

[0108] 如图23中所示，准备单晶衬底211，单晶衬底211由具有多型4H的六方形单晶结构的碳化硅制成。单晶衬底211的主表面SN优选地具有对应于（000-1）平面或者相对于（000-1）平面倾斜5°或更小角度的平面的平面取向。能够通过机械抛光或切片的手段形成表面SN。

[0109] 接下来，在主表面SN上，形成由具有n型导电性的碳化硅制成的外延层。外延层用作击穿电压保持层212。通过采用CVD方法的外延生长，形成击穿电压保持层212，例如，CVD方法利用硅烷（SiH4）和丙烷（C3H8）的混合气体作为原料气体并且利用氢气（H2）作为载气。在这样做时，例如，优选的是引入氮（N）或磷（P）作为n型导电性的杂质。这个击穿电压保持层212含有浓度例如不小于5×1015/cm3且不大于5×1016/cm3的n型杂质。

[0110] 接下来，将离子注入击穿电压保持层212的上表面层中，从而形成p型本体层214和n区215。在用于形成p型本体层214的离子注入中，例如，注入诸如铝（Al）的p型杂质的离子。在这样做时，通过调节将要注入的离子的加速能量，能够调节其中将要形成p型本体层214的区域的深度。

[0111] 接下来，将n型导电性的杂质的离子注入由此在其中形成有p型本体层214的击穿电压保持层212中，从而形成n区215。示例性的可使用的n型杂质是磷（P）等。以此方式，得到图24中示出的结构。

[0112] 如图25中所示，在各n区215的上表面上形成掩模层247。例如，能够使用诸如氧化硅膜的绝缘膜作为掩模层247。例如，能够采用下面的工艺作为用于形成掩模层247的方法。也就是说，通过CVD方法等，在n区215的上表面上形成氧化硅膜。然后，通过光刻方法，在氧化硅膜上形成具有预定开口图案的抗蚀剂膜（未示出）。使用抗蚀剂膜作为掩模，通过蚀刻去除氧化硅膜的一部分。此后，去除抗蚀剂膜。结果，形成掩模层247，掩模层247具有与其中将要形成具有表面SV的沟槽的区域一致的开口图案。

[0113] 然后，使用掩模层247作为掩模，通过蚀刻去除n区215、p型本体层214和击穿电压保持层212的一部分。示例性的可使用的蚀刻方法是反应离子蚀刻（RIE），具体地讲，电感耦合等离子体（ICP）RIE。具体地讲，例如，能够采用使用SF6或者SF6和O2的混合气体作为反应气体的ICP-RIE。通过这种蚀刻，能够在其中将要形成图21中示出的沟槽的区域中形成具有表面SV的沟槽，表面SV具有与单晶衬底211的主表面基本上垂直的侧壁。以此方式，得到图25中示出的结构。

[0114] 接下来，执行热蚀刻步骤，以在击穿电压保持层212、p型本体层214和n区215中的每个中呈现出预定的晶体平面。具体地讲，使用氧气和氯气的混合气体作为反应气体，在例如不低于700℃且不高于1000℃的热处理温度下，蚀刻（热蚀刻）图25中示出的沟槽的各侧壁，从而形成具有表面SW的沟槽，表面SW相对于单晶衬底211的主表面倾斜，如图26中所示。在这种情形下，如同第一实施例，如图6和图7中所示，自发地交替形成具有（0-33-8）的平面取向的平面S1和连接到平面S1和具有与平面S1的平面取向不同的平面取向的平面S2。

[0115] 这里，当在表达为SiC+mO2+nCl2→SiClx+CO的反应式中满足x和y的条件，即，0.5≤x≤2.0且1.0≤y≤2.0时，主反应在上述热蚀刻步骤中进行，其中，m、n、x和y是正数。在满足x=4且y=2的条件下，反应（热反应）进行地最多。应该注意的是，除了氯气和氧气之外，反应气体还可以含有载气。示例性的可用载气是氮（N2）气、氩气、氦气等。当如上所述将热处理温度设置成不低于700℃且不高于1000℃时，蚀刻SiC的速率例如是大致70微米/小时。另外，当在这种情况下使用氧化硅（SiO2）作为各掩模层247时，SiC与SiO2的选择比率能够非常大。因此，在蚀刻SiC期间，基本上没有蚀刻由SiO2制成的各掩模层247。

[0116] 接下来，通过诸如蚀刻的合适方法，去除掩模层247。此后，使用光刻方法形成具有预定图案的抗蚀剂膜（未示出），使其从沟槽的内部延伸到n区215的各上表面上。作为抗蚀剂膜，使用的是具有与沟槽的底部和n区215的上表面的一部分一致的开口图案的抗蚀剂膜。通过使用这个抗蚀剂膜作为掩模注入p型导电性的杂质离子，在沟槽的底部形成电场弛豫区207并且在n区215的一部分的区域形成p型导电性的接触区204。此后，去除抗蚀剂膜。结果，得到图27和图28中示出的结构。如在图28中看到的，沟槽具有由均具有六方形平面形状的单位单元（均由围绕一个台面结构的沟槽的环状部分限定）构成的网状形式的平面形状。另外，p型接触区204基本上布置在各台面结构的上表面的中心部分，如图28中所示。另外，p型接触区204具有与台面结构的上表面的外周形状近似的平面形状，即，具有六方形平面形状。

[0117] 然后，执行活化退火步骤，以活化通过上述离子注入而注入的杂质。

[0118] 接下来，如图29中所示，栅绝缘膜213被形成为从沟槽的内部延伸到n区215和p型接触区204的上表面上。作为栅绝缘膜213，例如，能够使用的是通过热氧化由碳化硅制成的外延层而得到的氧化物膜（氧化硅膜）。以此方式，得到图29中示出的结构。

[0119] 接下来，如图30中所示，栅电极217形成在栅绝缘膜213上，以填充沟槽的内部。例如，能够使用下面的方法作为用于形成栅电极217的方法。首先，采用溅射法等，在栅绝缘膜213上形成导体膜。导体膜将是延伸到沟槽内部和p型接触区204上的区域的栅电极。导体膜能够由诸如金属的任何材料制成，只要该材料具有导电性即可。此后，使用诸如回蚀法或CMP（化学机械抛光）法的合适方法，去除除了沟槽内部之外的区域上形成的导体膜的一部分。结果，填充沟槽内部的导体膜保持下来，构成栅电极217。以此方式，得到图30中示出的结构。

[0120] 接下来，形成层间绝缘膜230（参见图31），以覆盖栅电极217的上表面和在p型接触区204上暴露的栅绝缘膜213的上表面。层间绝缘膜能够由任何材料制成，只要该材料绝缘即可。另外，使用光刻法，在层间绝缘膜230上形成具有图案的抗蚀剂膜。抗蚀剂膜（未示出）被设置有开口图案，该开口图案被形成为与p型接触区204上的区域一致。

[0121] 使用这个抗蚀剂膜作为掩模，通过蚀刻去除层间绝缘膜230和栅绝缘膜213的一部分。结果，形成开口（参见图31），使其延伸穿过层间绝缘膜230和栅绝缘膜213。各开口具有底部，在该底部处暴露p型接触区204和n区215的一部分。此后，形成将用作源极216（参见图31）的导体膜，以填充这个开口的内部并且覆盖上述抗蚀剂膜的上表面。此后，使用化学溶剂等去除抗蚀剂膜，从而同时去除（剥离）导体膜形成在抗蚀剂膜上的那部分。结果，填充开口内部的导体膜构成源极216。这个源极216是与p型接触区204和n区215形成欧姆接触的欧姆电极。

[0122] 另外，在单晶衬底211的背侧表面（与其上形成有击穿电压保持层212的单晶衬底211的主表面相对的单晶衬底211的表面）上，形成漏极218（参见图31）。漏极218能够由任何材料制成，只要该材料允许与单晶衬底211欧姆接触即可。以此方式，得到图31中示出的结构。

[0123] 此后，采用诸如溅射法的合适方法形成源线233（参见图21），源线233与源极216的上表面接触并且延伸到层间绝缘膜230的上表面上。结果，得到MOSFET 200（图21和图22）。

[0124] 应该注意的是，如同第一实施例中的表面SR，表面SW由具有与立方体结构等价的结构中的（001）的平面取向的平面（图7中的平面S1）和连接到上述平面并且具有与上述各平面的平面取向不同的平面取向的平面（图7中的平面S2）构成。在除多型4H之外的单晶结构中，这种构造也是可能的。这个单晶结构不限于六方形结构，例如，可以是除立方体结构之外的单晶结构，可以是菱面体结构。另外，多型不限于4H，例如，可以是6H或15R。另外，半导体不限于碳化硅（SiC），例如，可以是氮化镓（GaN）。

[0125] 另外，示出的是VMOSFET（V凹槽MOSFET），但半导体器件可以是UMOSFET（U凹槽MOSFET）。换句话讲，沟道CH的表面的宏观平面取向可以垂直于单晶衬底的主表面。在这种情况下，设置彼此相对的沟道并且沟道的相应表面具有彼此相对的平面取向。例如，设置下面的沟道：具有（0-11-2）的宏观平面取向的沟道；以及具有（01-12）的宏观平面取向的沟道。

[0126] 应该注意的是，通过在上述各实施例中在具有n沟道的MOSFET中将n型和p型彼此互换，MOSFET可以具有p沟道。然而，为了得到更高的沟道迁移率，n沟道是更优选的。

[0127] 另外，在上述各实施例中，使用的是外延衬底，但可以通过注入杂质而不是外延生长，形成外延衬底的对应于外延层的部分。

[0128] 另外，详细描述了MOSFET，但半导体器件可以是不同于MOSFET的MISFET（金属绝缘体半导体场效应晶体管）。此外，半导体器件不限于MISFET，只要它具有沟道表面即可。例如，半导体器件可以是IGBT（绝缘栅型双极性晶体管）。

[0129] 本文公开的实施例在任何方面都是示例性而非限制性的。本发明的范围由权利要求书款项而非上述实施例来限定，并且旨在包括在等价于权利要求书款项的范围和含义内的任何修改形式。

[0130] 附图标记列表

[0131] 111、211：单晶衬底；112：外延层；113、213：栅绝缘膜；114、115：杂质区；116、216：源极；117、217：栅电极；118、218：漏极；190、290：外延衬底；214：p型本体层；215：n区；CH：沟道；SR、SW：表面。