一种带激光修调工艺的集成电路版图结构及集成芯片

摘要

本发明涉及一种带激光修调工艺的集成电路版图结构及集成芯片。所述版图结构包括衬底以及依次设置在衬底上的阱区、硅化物阻止区、第一金属层、第二金属层，另衬底上在阱区和硅化物阻止区的外围设置掺杂区；第一金属层覆盖阱区、硅化物阻止区和掺杂区。其中，第二金属层及第一金属层电性连接，第一金属层上设置熔丝图形，第二金属层上设置熔丝与熔丝及熔丝与集成电路内其它电路的连接线路。所述集成芯片即按照本发明所述版图结构制作而成。本发明所述版图结构设计合理，可提高芯片制作的质量与效率，保证芯片的可靠性。

权利要求

1.一种带激光修调工艺的集成电路版图结构，包括衬底(1)以及设置在衬底（1）上的第一金属层，其特征在于：所述第一金属层（4）上设置可激光修调的熔丝图形, 第一金属层与衬底（1）之间增设阱区（2），所述阱区（2）嵌入衬底（1）内，该阱区（2）做浮空处理，不接任何电位，还包括设置在阱区（2）与第一金属层之间的硅化物阻止区 SAB（3）。

2.根据权利要求 1 所述的带激光修调工艺的集成电路版图结构，其特征在于：与第一金属层相邻上方或下方还设有第二金属层（5）, 第二金属层（5）及第一金属层（4）电性连接，第二金属层（5）上设置熔丝与熔丝及熔丝与集成电路内其它电路的连接线路。

3.根据权利要求 1 所述的带激光修调工艺的集成电路版图结构，其特征在于：还包括嵌在衬底（1）上的掺杂区（6），所述掺杂区包围硅化物阻止区 SAB（3）及阱区（2），第一金属层覆盖掺杂区。

4.根据权利要求 1 所述的带激光修调工艺的集成电路版图结构，其特征在于：所述第一金属层（4）上设置多个熔丝图形，所述熔丝图形包括两个端头及熔断区；所述端头为边长为3-4 微米的正方块，所述熔断区为长12-14微米、宽1-2微米的长方形。

5.根据权利要求 4 所述的带激光修调工艺的集成电路版图结构，其特征在于：各个熔丝图形之间至少保留 9 微米的间距。

6.根据权利要求 5 所述的带激光修调工艺的集成电路版图结构，其特征在于：还包括用于对集成电路表面的钝化层进行开窗处理的开窗区，所述熔断区范围设置在开窗区内。

7.根据权利要求 1-6 中任意一项所述的带激光修调工艺的集成电路版图结构，其特征在于：还包括金属熔丝标识层。

8.一种集成芯片，其特征在于：依照权利要求1-6中任意一条所述的集成电路版图结构制作而成。

说明书

一种带激光修调工艺的集成电路版图结构及集成芯片

技术领域

[0001] 本发明属于集成电路设计领域，具体是指一种带激光修调工艺的集成电路版图结构及相应的集成电路芯片。

背景技术

[0002] 电阻的分压功能在模拟电路中应用广泛，一些电路对电压、电流精度要求很高，达到±10%以上。而电阻在采用集成电路工艺制造的过程中受到工艺参数波动的影响，精度常在±20%以下，严重的影响了电阻的电性能。为了消除电阻偏差给电路电性能参数带来的影响，集成芯片中采用金属熔丝与电阻网络并联的方法调整电阻值，当金属熔丝并联在电阻两端时，电阻被金属熔丝短路，电阻网络的电阻值不包含该段电阻，当采用激光熔断该金属熔丝时，该段电阻加入电阻网络，调整电阻网络总阻值。根据激光修调电阻熔丝的工艺特点，需要精心选择熔丝的金属材料，设计熔丝几何形状与大小，确保激光修调工艺可以有效熔断金属熔丝。熔丝金属汽化熔断以后还会产生金属溅射与残留，导致芯片出现可靠性问题。因此必须仔细选择各层材料，设计版图布局，以确保金属残留不会造成电路短路或对周边电路的性能产生影响。若集成电路版图设计不合理，在进行激光修调时，可能会因为熔丝无法熔断或者烧熔过度而影响周边电路性能。

发明内容

[0003] 为解决上述问题，本发明提供一种适合带激光修调工艺的集成电路版图结构。

[0004] 为解决上述技术问题，本发明采用以下技术方案：

[0005] 一种带激光修调工艺的集成电路版图结构，包括衬底以及设置在衬底上的第一金属层，所述第一金属层上设置可激光修调的熔丝图形, 第一金属层与衬底之间增设阱区，所述阱区嵌在衬底内，该阱区做浮空处理，不接任何电位。该结构可以避免熔丝残留导致短路的问题，熔丝熔断后残留物只会落在阱区以内，不会对其它电路产生影响。

[0006] 优选的，所述集成电路版图结构还包括设置在阱区与第一金属层之间的硅化物阻止区SAB。

[0007] 更优选的，与第一金属层相邻的上方或下方设置第二金属层，第二金属层及第一金属层电性连接，第二金属层用于设置熔丝与熔丝及熔丝与集成电路内其它电路的连接线路。

[0008] 更优选的，所述集成电路版图结构还包括嵌在衬底上的掺杂区，所述掺杂区包围硅化物阻止区SAB及阱区，第一金属层覆盖掺杂区。

[0009] 更优选的，还包括用于对集成电路表面的钝化层进行开窗处理的开窗区，所述熔断区范围内设置为开窗区。

[0010] 具体的方案为：所述第一金属层上设置多个熔丝图形，所述熔丝图形包括两个端头及熔断区；所述端头为边长为3-4微米的正方块，所述熔断区为长12-14微米、宽1-2微米的长方形；且各个熔丝图形之间至少保留9微米的间距。

[0011] 另外，还需设置金属熔丝标识层，以使激光修调时能够准确快速的找到需熔断的熔丝。

[0012] 本发明还申请保护依照上述的集成电路版图结构制作而成的集成电路芯片。

[0013] 本发明具有以下显著效果：（1）本发明通过在集成电路版图设计中，在衬底上加入做浮空处理的阱区，容纳熔丝熔断后的残留物，有效避免熔丝残留导致短路而对其它电路产生影响。（2）并增设硅化物阻止区SAB实现最大程度的隔离熔断区对周边电路的影响，进一步提高采用激光修调工艺制作的集成电路芯片的良率。（3）配合熔丝制作的具体形状尺寸等设定及窗口的设定，提高芯片制作的质量与效率。

附图说明

[0014] 附图1是本发明所述模拟集成电路版图结构示意图。

具体实施方式

[0015] 为了便于本领域技术人员理解，下面将结合附图以及实施例对本发明进行进一步详细描述。

[0016] 如图1所示，本发明所述的集成电路版图结构，包括衬底1以及依次设置在衬底1上的中部区域的阱区2、硅化物阻止区（SAB）3、第一金属层4、第二金属层5，另衬底1上在阱区2和硅化物阻止区3的外围设置掺杂区6, 掺杂区6嵌在衬底8内成环状包围阱区2和硅化物阻止区3；第一金属层4覆盖阱区2、硅化物阻止区3和掺杂区6。其中，第二金属层5及第一金属层4电性连接，第一金属层4上设置熔丝图形41，第二金属层5上设置熔丝与熔丝及熔丝与集成电路内其它电路的连接线路。 本实施例中, 第二金属层5设在第一金属层4的上方，实际中,也可设置在第一金属层4的下方。衬底1 实际上也是阱区，相对于阱区2衬底是深阱区，整个集成电路都建立在该衬底上。作为衬底的深阱区可以是P阱区也可以是N阱区,当衬底采用P阱区时嵌于其内的阱区2采用N阱区即可，当衬底采用N阱区时嵌于其内的阱区2采用P阱区即可。集成电路制作时，先制作作为衬底的深阱区，再在设定的位置进行额外的掺杂，制作成阱区2即可。

[0017] 熔丝图形41即可激光修调实现电阻匹配的熔丝，本实施例中在第一金属层4上设置了3个熔丝图形，所述熔丝图形包括两个端头411及熔断区412。熔丝端头为边长为3-4微米的正方块，所述熔断区为长12-14微米、宽1-2微米的长方形；且各个熔丝图形之间至少保留9微米的间距。上述熔丝图形的形状与尺寸设计保证在正常的激光照射功率下可以轻易熔断熔丝，并使熔丝的电阻值尽可能的接近普通走线电阻而不至于过大。熔丝图形之间间距设计可保证激光烧熔某一特定熔丝时不影响其它熔丝。熔断区412放置在开窗区内，因为在集成电路制造工艺的后道工序，整个芯片表面会平铺一层钝化层，以确保内部电路不会被暴露在外部环境中以致被氧化或变性，但是该钝化层会影响激光对熔丝的照射，因此在熔丝熔断区上方放置开窗区8，这样，钝化工艺步骤会避开对开窗区的钝化，使熔丝熔断区暴露在外，以保证激光的有效照射。

[0018] 在集成芯片制作过程中，当熔丝熔断时，熔丝会产生汽化及溅射，熔丝熔断以后会产生残留的金属材料，很有可能改变熔丝下方的衬底材料特性而影响芯片的电性能，因此在熔丝的熔断区下面放置阱区，阱区做浮空处理，不接任何电位，这样，即使熔丝残留在下方形成短路，也只会落在阱区以内，不会对衬底电路产生任何影响。由于现代集成电路工艺常在掺杂区表面生长或淀积出一层金属和硅的硅化物，以降低该区的电阻率，这一工艺步骤会使阱区的电阻率降低，为了提高阱区的电阻率，在阱区上放置与该区同样大小的硅化物阻止区，以最大程度的隔离熔断区对周边电路的影响。

[0019] 在集成电路版图设计完成以后，需要针对该版图提取寄生参数，在版图的基础上生成电路仿真网表网表，进行后仿真验证。在电路图上，熔丝有特定的符号与表示方法，而版图上，由于熔丝采用条状金属实现，无法区分普通金属走线与熔丝，造成无法进行版图与电路图对照检测（LVS）及后仿真。因此放置一个熔丝标识层7覆盖整个熔丝模块层，用来标识此区域内的熔丝元件，保证LVS与后仿真的正常进行。

[0020] 在集成芯片中，常常存在多个熔丝或熔丝模块，在进行芯片的整体版图布局时，将各个熔丝放置在一个方向上，这样可以提高激光修调效率，缩短修调时间，节约中测成本。

[0021] 本发明中未具体介绍的部分，均为本领域公知技术，在此不赘述。本发明还申请保护依照上述的集成电路版图结构制作而成的集成电路芯片，具体的集成电路芯片制作工艺均可采用现有技术完成。

[0022] 上述实施例为本发明实现的优选方案，并非限定性穷举，在相同构思下本发明还可以有其他变换形式。需要说明的是，在不脱离本发明构思的前提下，任何显而易见的替换均在本发明保护范围之内。