芯片测试电路及其形成方法

摘要

本发明提供了一种芯片测试电路及其形成方法和使用所述测试电路的测试方法，其中所述芯片测试电路包括：至少一层测试结构，每一层测试结构包括：第一测试层，包括多个相互电连接的第一导电块；第二测试层，所述第二测试层位于所述第一测试层的下方或者上方，且所述第二测试层包含多个环状结构，所述环状结构和所述第一导电块一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块、位于所述第二导电块和第三导电块之间的介质材料；以及多个第一导电插塞，用于电连接所述第一导电块和与其对应的第二导电块。所述芯片测试电路不仅能反映芯片的实际结构，而且能提高芯片封装前测试的精准度。

权利要求

1.一种芯片测试电路的形成方法，其特征在于，包括：形成至少一层测试结构，所述至少一层测试结构呈堆叠排列；

每一层测试结构的形成方法包括：

形成第一导电层；

图形化所述第一导电层形成第一测试层，所述第一测试层包括多个相互电连接的第一导电块；

在所述第一测试层上形成第一层间介质层；

在所述第一层间介质层中形成多个第一导电插塞，所述第一导电插塞的位置与所述第一导电块的位置一一对应；

形成第二导电层，覆盖所述第一层间介质层和所述第一导电插塞；

图形化所述第二导电层形成第二测试层，所述第二测试层包括多个环状结构，所述环状结构和所述第一导电块的位置一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块，所述第二导电块位于相应的所述第一导电插塞上，所述第三导电块之间相互电连接；以及在所述第二导电块和第三导电块中填充介质材料，

或者，每一层测试结构的形成方法包括：

形成第二导电层，图形化所述第二导电层以形成第二测试层，所述第二测试层包括多个环状结构，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块，所述第三导电块之间相互电连接；

在所述第二导电块和第三导电块中填充介质材料；

在所述第二层测试层上形成第一层间介质层；

在所述第一层间介质层中形成多个第一导电插塞，所述第一导电插塞的位置与所述第二导电块的位置一一对应；

以及在所述第一层间介质层上形成第一导电层；

图形化所述第一导电层形成第一测试层，所述第一测试层包括多个相互电连接的第一导电块，且与所述第一导电插塞的位置一一对应；

其中，每一层第一测试层和每一层第二测试层都分别对应被测芯片的一层金属层。

2.如权利要求1所述的芯片测试电路的形成方法，其特征在于，所述第二导电块的横截面周长比面积相同的方形或圆形的周长大。

3.如权利要求1所述的芯片测试电路的形成方法，其特征在于，在形成一层测试结构后，形成位于该层测试结构上、且与该层测试结构相邻的另一层测试结构之前，还包括：形成第二层间介质层，所述第二层间介质层覆盖该层测试结构，在所述第二层间介质层中形成第二导电插塞，所述第二导电插塞位于相邻两层测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。

4.如权利要求1所述的芯片测试电路的形成方法，其特征在于，还包括：形成位于最顶层的测试结构后，形成焊垫之前，还包括：形成第三层间介质层，所述第三层间介质层覆盖所述最顶层的测试结构；在所述第三层间介质层中形成多个第三导电插塞，所述第三导电插塞用于电连接所述焊垫和与所述最顶层的测试结构中相应的导电块。

5.如权利要求1所述的芯片测试电路的形成方法，其特征在于，与每一个第二导电块相连的第一导电插塞为一个或者多个。

6.如权利要求1所述的芯片测试电路的形成方法，其特征在于，所述第一导电插塞的横截面积是所述第二导电块的1/4～3/4。

7.一种芯片测试电路的测试方法，所述芯片测试电路包括：至少一层测试结构，所述至少一层测试结构呈堆叠排列，且相邻测试结构之间形成有层间介质层，每一层测试结构包括：第一测试层，所述第一测试层包括多个相互电连接的第一导电块；第二测试层，所述第二测试层位于所述第一测试层的下方或者上方，且所述第二测试层包含多个环状结构，所述环状结构和所述第一导电块一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块、位于所述第二导电块和第三导电块之间的介质材料，且多个所述第三导电块之间相互电连接；以及多个第一导电插塞，所述第一导电插塞位于所述第一测试层和第二测试层之间，用于电连接所述第一导电块和与其对应的第二导电块，每一层第一测试层和每一层第二测试层都分别对应被测芯片的一层金属层，其特征在于，所述芯片测试电路的测试方法包括：提供测试器件，所述测试器件具有第一测试端和第二测试端；

将一层测试结构的第一测试层的多个第一导电块与所述第一测试端电连接；

将该层测试结构的第二测试层的多个第三导电块与所述第二测试端电连接；

监测所述测试器件是否有电流通过，判断所述测试结构的第一测试层和第二测试层之间是否存在漏电流；

根据漏电流测试结果，判断与所述第二测试端连接的第二测试层的介质材料是否出现裂缝，从而推断与所述第二测试层对应的被测芯片的金属层是否出现裂缝。

8.如权利要求7所述的测试方法，其特征在于，还包括：

将一层测试结构的第二测试层的多个第三导电块与所述第一测试端电连接；

将与该层测试结构相邻的测试结构的第一测试层的多个第一导电块与所述第二测试端电连接；

监测所述测试器件是否有电流通过，判断所述测试结构和相邻测试结构之间是否存在漏电流；

根据所述漏电流测试结果，判断所述测试结构和相邻测试结构之间的层间介质层是否出现裂缝，从而推断与所述层间介质层对应的被测芯片的层间介质材料是否出现裂缝。

说明书

芯片测试电路及其形成方法

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种芯片测试电路及其形成方法。

背景技术

[0002] 在集成电路芯片封装中，一般通过焊线实现芯片和外部端口的连通。图1为现有技术中一个芯片封装结构的剖面示意图。如图1所示，焊线15的一端被打线装置打在打线垫14上，与芯片13相连接，焊线15的另外一端连接至外部端口12，因此，所述焊线15可以将所述芯片13电连接至外部端口12。在经过上述打线过程之后，所述被焊线15连通的芯片13才被放入铸模11内，并通过注入密封树脂16，将所述芯片13封装。

[0003] 然而在上述打线过程中，所述打线装置所施加的压力可能会使得芯片中出现介质层裂缝和各金属层粘合不牢固的问题。图2为图1虚线所示部分的局部放大图，打线装置将所述焊线15打在打线垫14上时，其所施加的压力将影响焊垫区10下方的芯片结构。另一方面，随着半导体器件的尺寸缩小，低k介质材料不可避免的被应用在芯片的制造过程中，由于低k介质材料的弹性系数较小且粘附性较差，这样就更加增大了所述焊垫区10下方的芯片结构在受到压力时各出现介质层裂缝和各金属层粘合不牢固的可能性。

[0004] 如果在芯片中出现介质层裂缝及其各金属层粘合不牢固的问题，就意味着该芯片已经损坏，不能被使用。为了不影响产品的成品率，所述损坏的芯片需要在封装前被检测出来。

[0005] 由于芯片中的介质层出现裂缝，就会出现短路现象，从而产生漏电流，因此我们可以通过对芯片进行漏电流检测来判断芯片内部是否损坏。现有技术中，一般是通过探针卡对芯片进行封装前测试。如专利公开号为CN101622545A以及公开日为2010年1月6日的中国专利文献公开了一种探针检测装置。利用探针卡进行芯片的封装前测试一般包括以下步骤：通过探针卡与打线垫的连接将测试信号引入芯片内部；接着，使测试信号流经芯片内部的测试电路，然后通过芯片的测试引脚流出，通过该流出的测试信号判断芯片是否被损坏。图3为现有技术中芯片封装前的测试电路的剖面结构示意图，参考图3，该测试电路只是简单的模拟被测芯片的金属结构和介质材料，不能够很好的反应高集成度高复杂度的被测芯片。

[0006] 因此，需要提出一种新的芯片测试电路及其测试方法，能更为逼真的模拟被测芯片的实际结构，从而提高芯片测试的精准度。

发明内容

[0007] 本发明解决的问题是提供一种芯片测试电路及其测试方法，不仅能反映被测芯片的实际结构，而且能避免因现有测试电路不能较好的反映芯片的实际结构而导致错误的测试判断。

[0008] 为解决上述问题，本发明实施例提供了一种芯片测试电路，包括：至少一层测试结构，所述至少一层测试结构呈堆叠排列，且相邻测试结构之间形成有层间介质层，每一层测试结构包括：第一测试层，所述第一测试层包括多个相互电连接的第一导电块；第二测试层，所述第二测试层位于所述第一测试层的下方或者上方，且所述第二测试层包含多个环状结构，所述环状结构和所述第一导电块一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块、位于所述第二导电块和第三导电块之间的介质材料，且多个所述第三导电块之间相互电连接；以及多个第一导电插塞，所述第一导电插塞位于所述第一测试层和第二测试层之间，用于电连接所述第一导电块和与其对应的第二导电块，每一层第一测试层和每一层第二测试层都分别对应被测芯片的一层金属层。

[0009] 可选地，所述第二导电块的横截面周长比面积相同的方形或圆形的周长大。

[0010] 可选地，所述的芯片测试电路还包括：多个第二导电插塞，位于相邻两个测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。

[0011] 可选地，所述的芯片测试电路还包括：多个第三导电插塞，所述第三导电插塞位于焊垫和与所述焊垫最靠近的测试层之间，用于电连接焊垫和与所述焊垫最靠近的测试层的导电块。

[0012] 可选地，与每一个第二导电块相连的第一导电插塞为一个或者多个。

[0013] 可选地，所述第一导电插塞的横截面积是所述第二导电块的1/4~3/4。

[0014] 本发明实施例还提供了一种芯片测试电路的形成方法，包括：形成至少一层测试结构，所述至少一层测试结构呈堆叠排列；每一层测试结构的形成方法包括：形成第一导电层；图形化所述第一导电层形成第一测试层，所述第一测试层包括多个相互电连接的第一导电块；在所述第一测试层上形成第一层间介质层；在所述第一层间介质层中形成多个第一导电插塞，所述第一导电插塞的位置与所述第一导电块的位置一一对应；形成第二导电层，覆盖所述第一层间介质层和所述第一导电插栓；图形化所述第二导电层形成第二测试层，所述第二测试层包括多个环状结构，所述环状结构和所述第一导电块的位置一一对应，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块，所述第二导电块位于相应的所述第一导电插栓上，所述第三导电块之间相互电连接；以及在所述第二导电块和第三导电块中填充介质材料，或者，每一层测试结构的形成方法包括：形成第二导电层，图形化所述第二导电层以形成第二测试层，所述第二测试层包括多个环状结构，每个所述环状结构包括位于中心的第二导电块和位于外环的第三导电块，所述第三导电块之间相互电连接；在所述第二导电块和第三导电块中填充介质材料；在所述第二层测试层上形成第一层间介质层；在所述第一层间介质层中形成多个第一导电插塞，所述第一导电插塞的位置与所述第二导电块的位置一一对应；以及在所述第一层间介质层上形成第一导电层；图形化所述第一导电层形成第一测试层，所述第一测试层包括多个相互电连接的第一导电块，且与所述第一导电插塞的位置一一对应；其中，每一层第一测试层和每一层第二测试层都分别对应被测芯片的一层金属层。

[0015] 可选地，所述第二导电块的横截面周长比面积相同的方形或圆形的周长大。

[0016] 可选地，在形成一层测试结构后，形成位于该层测试结构上、且与该层测试结构相邻的另一层测试结构之前，所述的芯片测试电路的形成方法还包括：形成第二层间介质层，所述第二层间介质层覆盖该层测试结构，在所述第二层间介质层中形成第二导电插塞，所述第二导电插塞位于相邻两层测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。

[0017] 可选地，形成位于最顶层的测试结构后，形成焊垫之前，所述的芯片测试电路的形成方法还包括：形成第三层间介质层，所述第三层间介质层覆盖所述最顶层测试结构；在所述第三层间介质层中形成多个第三导电插塞，所述第三导电插塞用于电连接所述焊垫和与所述顶层测试结构中相应的导电块。

[0018] 可选地，与每一个第二导电块相连的第一导电插塞为一个或者多个。

[0019] 可选地，所述第一导电插塞的横截面积是所述第二导电块的1/4~3/4。

[0020] 本发明实施例还提供了一种利用上述芯片测试电路的测试方法，包括：提供测试器件，所述测试器件具有第一测试端和第二测试端；将一层测试结构的第一测试层的多个第一导电块与所述第一测试端电连接；将该层测试结构的第二测试层的多个第三导电块与所述第二测试端电连接；监测所述测试器件是否有电流通过，判断所述测试结构的第一测试层和第二测试层之间是否存在漏电流；根据所述漏电流测试结果，判断与所述第二测试端连接的第二测试层的介质材料是否出现裂缝，从而推断与所述第二测试层对应的被测芯片的金属层是否出现裂缝。

[0021] 可选地，所述测试方法还包括：将所述测试将一层测试结构的第二测试层的多个第三导电块与所述第一测试端电连接；将与该层测试结构相邻的测试结构的第一测试层的多个第一导电块与所述第二测试端电连接；监测所述测试器件是否有电流通过，判断所述测试结构和相邻测试结构之间是否存在漏电流；根据所述漏电流测试结果，判断所述测试结构和相邻测试结构之间的层间介质层是否出现裂缝，从而推断与所述层间介质层对应的被测芯片的层间介质材料是否出现裂缝。

[0022] 与现有技术相比，本发明的实施例具有以下优点：

[0023] 在本发明的实施例中，通过形成第一测试层和第二测试层来模拟被测芯片中的金属层，且通过形成第一导电插塞来模拟被测芯片中的导电插塞，因此本发明实施例所提供的芯片测试电路能够更加逼真的模拟被测芯片的结构，从而能够更加准确的反应被测芯片的实际内部情况。

[0024] 其次，所述芯片测试电路中的第一测试层和第二测试层分别对应被测芯片的一层金属层，通过在同一测试结构的所述第一测试层和第二测试层之间以及在相邻测试结构之间进行漏电流测试，然后根据其测试结果可以准确判断出被测芯片的损坏出现在哪一层金属层，从而提高了芯片测试的精准度。

附图说明

[0025] 图1是现有技术中芯片封装的结构示意图；

[0026] 图2是图1的局部放大的结构示意图；

[0027] 图3为现有技术中芯片封装前的测试电路的剖面结构示意图；

[0028] 图4是本发明一个实施例的芯片测试电路的剖面结构示意图；

[0029] 图5为图4沿AA’方向的横截面示意图；

[0030] 图6为图4沿BB’方向的横截面示意图；

[0031] 图7是本发明一个实施例的第二测试层的环状结构的横截面结构示意图；

[0032] 图8是两种不同形状的第二导电层的横截面对比示意图；

[0033] 图9是本发明另一个实施例的芯片测试电路的示意图；

[0034] 图10是本发明一个实施例的芯片测试方法的示意图；

[0035] 图11是本发明另一个实施例的芯片测试方法的示意图；以及

[0036] 图12是本发明再一个实施例的芯片测试方法的示意图。

具体实施方式

[0037] 由背景技术可知，根据现有测试电路的测试结果，不能有效地判断被测芯片的损坏情况。经研究发明人发现，随着集成电路的不断发展和改进，芯片内部的金属连线越来越精细，现有技术中的芯片测试电路已经不能反映改进后的集成电路复杂度。芯片内测试电路的结构在测试过程中起着关键作用，只有在所述测试电路的结构能够较好的仿真被测芯片的内部结构的情况下，才能够根据所述测试电路损坏的情况来判断被测芯片的内部结构是否被损坏。进一步来说，如果使测试电路不仅能仿真被测芯片的实际内部结构，且能够适当的放大被测芯片实际结构的损坏情况，这样的测试电路的灵敏度就相对较高。

[0038] 针对上述问题，本发明的实施例提供了一种芯片测试电路、所述芯片测试电路的形成方法、以及利用所述测试电路进行测试的测试方法。

[0039] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

[0040] 下面具体结合图4~8，对本发明实施例提供的芯片测试电路进行详细的说明。

[0041] 图4为本发明一个实施例的芯片测试电路的剖面结构示意图。请参考图4，所述芯片测试电路200包括至少一层测试结构，每一层测试结构包含第一测试层210和第二测试层220，所述至少一层测试结构呈堆叠排列，且相邻测试结构之间形成有层间介质层（图未显示）。

[0042] 在本发明实施例中，如图4所示，所述芯片测试电路200可以设置在被测芯片100的一侧，和所述被测芯片100都位于焊垫（图未示）下方。且所述测试结构的层数可以由被测芯片100的金属层110的层数所决定，其中每一个测试结构中的第一测试层210和第二测试层220都分别对应被测芯片100的一层金属层110。如果所述被测芯片的金属层为n层，且n为偶数，那么所述测试电路包含n/2层所述测试结构；如果所述被测芯片的金属层为n层，且n为奇数，那么所述测试电路包含n-1/2层所述测试结构和单独的一层第一测试层或第二测试层。为了简化，在图4中仅以被测芯片包含四层金属层为例进行说明。

[0043] 请继续参考图4，所述第一测试层210包括多个第一导电块211。图5为图4沿AA’方向的截面示意图。如图5所示，所述多个第一导电块211之间是相互电连接的，以便后续在测试过程中将所述多个第一导电块211电连接至漏电流测试器件的一测试端。

[0044] 在本发明实施例中，所述第二测试层220可以位于所述第一测试层210的下方或者上方。为了简化说明，以下仅以第二测试层220位于所述第一测试层的下方为例进行说明。

[0045] 请继续参考图4，所述第二测试层220包含多个环状结构230，所述环状结构230和所述第一导电块211一一对应。

[0046] 图6为图4沿BB’方向的横截面示意图。如图4和图6所示，每个环状结构230包括位于中心的第二导电块231和位于外环的第三导电块233，以及在所述第二导电块231和第三导电块233之间的介质材料232。另外，位于同一第二测试层220内的多个所述第三导电块233之间相互电连接，以方便在后续测试过程中将第二测试层220的第三导电块233都电连接至漏电流测试器件的另一测试端口。

[0047] 在本发明的实施例中，所述第二导电块231和第二导电块233之间的介质材料232的材料可以和被测芯片的层间介质材料相同，也可以采用在压力下更容易产生裂缝的其他介质材料，以提高所述芯片测试电路的灵敏度。

[0048] 值得注意的是，在本发明的实施例中，第二导电块221的横截面（所述横截面垂直于后续将描述的第一导电插塞的延伸方向）形状为非方形或非圆形，且所述第二导电块221的横截面周长比面积相同的方形或圆形的周长大。由此可以推断，所述第二导电块在保持横截面积不变的情况下，具有更大周长，那么所述第一导电块在相同压力下承受的压强不变，但所述第一导电块相同厚度的情况下与所述介质材料232的接触面积更大。

[0049] 下面以所述第二导电块的横截面为方框形作为比较对象来进行详细说明。如图7所示，左边为第二导电块231’的横截面为方框形时的环形结构230’的横截面示意图，右边为第二导电块231的横截面为不规则形状时的环形结构230的横截面示意图，其中，第二导电块231’的横截面面积和第二导电块231的横截面面积相同，也就是说周长为X的方形包围的面积和所述周长为Y的所述不规则图形包围的面积相等，这就意味着在相同压力下所述第二导电块231’和第二导电块231受到的压强相等，但是，所述不规则图形的周长Y比所述方形的周长X要大，当所述环状结构230’和环状结构230厚度相等时，所述第二导电块231’和介质材料232’的接触面积比所述第二导电块231和介质材料232接触面积要大，因此，相同压强的情况下，在所述第二导电块231和介质材料232的接触面出现裂缝的几率更大，从而进一步提高所述测试电路的灵敏度。

[0050] 请继续参考图4，所述测试电路200还包括多个第一导电插塞240，所述第一导电插塞240位于所述第一测试层210和第二测试层220之间，用于电连接所述第一导电块211和与其对应的第二导电块231。

[0051] 需要说明的是，如图4所示，所述第一导电插塞240可以用来模拟所述被测芯片100中的导电插塞120。在本发明实施例中，所述第一导电插塞240的截面积是所述第一导电块231面积的1/4~3/4，所述第一导电插塞240的横截面可以是任意可适用的图形，在此以所述第一导电插塞240的横截面是圆形为例进行说明。

[0052] 另外，和每一个环状结构230的第二导电块231电连接的第一导电插塞240可以为一个或者多个。例如，在图8中，和所述环状结构230的第二导电块231连通的第一导电插塞240为8个。需要说明的是，当所述第二导电块231上包含多个第一导电插塞240时，可以把当第一导电插塞240为一个时所承受压力通过多个第一导电插塞240分散施加在靠近所述介质材料232内侧的多个区域，使得测试电路中的介质材料更加容易出现裂缝，从而进一步提高芯片测试电路的灵敏度。

[0053] 请继续参考图4，所述芯片测试电路200还可以包括多个第二导电插塞250，位于相邻两个测试结构之间，用于电连接相邻测试结构的第二导电块231和相应的第一导电块211。

[0054] 在本发明实施例中，当所述测试结构中第二测试层220位于第一测试层210下方时，所述第二导电插塞250用于电连接一层测试结构的第二导电块231和该层测试结构下方相邻的测试结构相应的第一导电块211，当所述测试结构中第二测试层220位于第一测试层210上方时，所述第二导电插塞250用于电连接一层测试结构的第一导电块211和该层测试结构下方相邻的测试结构相应的第二导电块231。

[0055] 请继续参考图4，所述芯片测试电路200还可以包括多个第三导电插塞（图未显示），所述第三导电插塞位于焊垫和与所述焊垫最靠近的测试层之间，用于电连接焊垫和与所述焊垫最靠近的测试层的导电块。

[0056] 下面再具体结合图4和图9，对本发明实施例提供的芯片测试电路的形成方法进行详细的说明。如上所述，所述第二测试层可以位于所述第一测试层的下方或上方，以下将先描述当所述第二测试层位于所述第一测试层上方时的所述测试电路的形成方法。

[0057] 首先，请参考图9，形成第一测试层210。所述第一测试层210的形成方法包括:形成第一导电层（图未显示）；图形化所述第一导电层以形成所述第一测试层210，且所述第一测试层包括多个相互电连接的第一导电块211。

[0058] 接着，请参考图9，形成第一导电插塞240。所述第一导电插塞240的形成方法包括：在所述第一测试层上形成第一层间介质层（图未显示），所述第一层间介质层覆盖所述第一测试层；在所述第一层间介质层中上形成图形化的光刻胶，以所述图形化的光刻胶为掩膜刻蚀所述第一层间介质层以形成多个第一通孔；在所述第一通孔中形成多个第一导电插塞240，所述第一导电插塞240的位置与所述第一导电块的位置一一对应。所述第一导电插塞240可以用来模拟所述被测芯片100中的导电插塞120。

[0059] 另外，和每一个环状结构230的第二导电块231电连接的第一导电插塞240可以为一个或者多个。

[0060] 接着，请参考图9，形成第二测试层220。所述第二测试层220的形成方法包括：形成第二导电层（图未显示），覆盖所述第一层间介质层和所述第一导电插塞；图形化所述第二导电层形成第二测试层220，所述第二测试层220包括多个环状结构230，所述环状结构230和所述第一导电块210的位置一一对应，每个所述环状结构220包括位于中心的第二导电块231和位于外环的第三导电块233，所述第二导电块231位于相应的所述第一导电插塞
221上，所述第三导电块233之间相互电连接。在本发明的实施例中，所述第二导电块221的横截面形状为非方形或非圆形，且所述第二导电块221的横截面周长比面积相同的方形或圆形的周长大。

[0061] 接着，请参考图9，在所述第二导电块231和第三导电块233中填充介质材料232。

[0062] 相邻的所述第一测试层210和第二测试层220构成一个测试结构，至少一个所述测试结构呈堆叠排列构成所述芯片测试电路。如前所述，在本发明实施例中，所述芯片测试电路200可以设置在被测芯片100一侧，和所述被测芯片都位于焊垫下方。且所述测试结构的层数可以由被测芯片的金属层的层数所决定，其中每一个测试结构中的第一测试层210和第二测试层220都分别对应被测芯片的一层金属层。

[0063] 接着，请继续参考图9，在形成一层测试结构后，形成位于该层测试结构上、且与该层测试结构相邻的另一层测试结构之前，还可以形成第二导电插塞250。所述第二导电插塞250的方法包括：形成第二层间介质层（图未显示），所述第二层间介质层覆盖所述测试结构；在所述第二层间介质层上形成图形化的光刻胶；以所述图形化的光刻胶为掩膜刻蚀所述第二层间介质层以形成多个第二通孔；在所述第二通孔中形成所述第二导电插塞250，所述第二导电插塞位于相邻两个测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。

[0064] 接着，形成位于最顶层的测试结构后，形成焊垫之前，还可以形成第三导电插塞（图未显示）。所述第三导电插塞的形成方法包括：形成第三层间介质层，所述第三层间介质层覆盖所述最顶层测试结构；在所述第三层间介质层上形成图形化的光刻胶，以所述图形化的光刻胶为掩膜刻蚀所述第三层间介质层以形成多个第三通孔；在所述第三通孔中形成所述第三导电插塞，所述第三导电插塞用于电连接所述焊垫和与所述顶层测试结构中相应的导电块。

[0065] 下面将具体描述以上描述了当所述第二测试层位于所述第一测试层下方时的所述测试电路的形成方法。

[0066] 首先，请参考图4，形成第二测试层220。所述第二测试层的形成方法包括：形成第二导电层（图未显示），图形化所述第二导电层以形成第二测试层220，所述第二测试层包括多个环状结构230，每个所述环状结构包括位于中心的第二导电块231和位于外环的第三导电块233，所述第三导电块233之间相互电连接。所述第二导电块221的横截面形状为非方形或非圆形，且所述第二导电块221的横截面周长比面积相同的方形或圆形的周长大。

[0067] 接着，请参考图4，在所述第二导电块231和第三导电块233中填充介质材料232。

[0068] 接着，请参考图4，形成第一导电插塞240。所述第一导电插塞的形成方法包括：在所述第二测试层上形成第一层间介质层（图未显示），所述第一层间介质层覆盖所述第二测试层；在所述第一层间介质层中上形成图形化的光刻胶，以所述图形化的光刻胶为掩膜刻蚀所述第一层间介质层以形成多个第一通孔；在所述第一通孔中形成多个第一导电插塞
240，所述第一导电插塞240的位置与所述第二导电块的位置一一对应。所述第一导电插塞
240可以用来模拟所述被测芯片110中的导电插塞120。

[0069] 另外，和每一个环状结构230的第二导电块231电连接的第一导电插塞240可以为一个或者多个。例如，在图8中，和所述环状结构230的第二导电块231连通的第一导电插塞240为8个。

[0070] 接着，请参考图4，形成第一测试层210。所述第一测试层210的形成方法包括：在所述第一层间介质层上形成第一导电层（图未显示）；图形化所述第一导电层形成第一测试层，所述第一测试层包括多个相互电连接的第一导电块，且所述第一导电块的位置与所述第一导电插塞的位置一一对应。

[0071] 相邻的所述第一测试层210和第二测试层220构成一个测试结构，所述测试结构呈堆叠排列构成所述芯片测试电路。所述芯片测试电路200可以设置在被测芯片100的一侧，和所述被测芯片110都位于焊垫（图未示）下方。且所述测试结构的层数可以由被测芯片100的金属层110的层数所决定，其中每一个测试结构中的第一测试层210和第二测试层220都分别对应被测芯片100的一层金属层110。

[0072] 接着，请继续参考图4，在形成一层测试结构后，形成位于该层测试结构上、且与该层测试结构相邻的另一层测试结构之前，还可以形成第二导电插塞250。所述第二导电插塞250的方法包括：形成第二层间介质层（图未显示），所述第二层间介质层覆盖所述测试结构；在所述第二层间介质层上形成图形化的光刻胶；以所述图形化的光刻胶为掩膜刻蚀所述第二层间介质层形成多个第二通孔；在所述第二通孔中形成所述第二导电插塞250，所述第二导电插塞位于相邻两个测试结构之间，用于电连接相邻测试结构的第二导电块和相应的第一导电块。

[0073] 接着，形成位于最顶层的测试结构后，形成焊垫之前，还可以形成第三导电插塞（图未显示）。所述第三导电插塞的形成方法包括：形成第三层间介质层，所述第三层间介质层覆盖所述最顶层测试结构；在所述第三层间介质层上形成图形化的光刻胶，以所述图形化的光刻胶为掩膜刻蚀所述第三层间介质层以形成多个第三通孔；在所述第三通孔中形成所述第三导电插塞，所述第三导电插塞用于电连接所述焊垫和与所述顶层测试结构中相应的导电块。

[0074] 下面结合图10~12，对本发明实施例所提供的利用上述芯片测试电路进行测试的芯片测试方法进行详细描述。

[0075] 在本发明的实施例中，在被测芯片一侧的焊垫下，可以设置第一芯片测试电路和第二芯片测试电路。所述第一芯片测试电路可以是前述第二测试层位于第一测试层上方的芯片测试电路，那么，所述第一芯片测试电路的第一测试层分别和被测芯片的奇数层金属层对应，即所述第一芯片测试电路的第二测试层分别和被测芯片的偶数层金属层对应。所述第二芯片测试电路可以是前述第二测试层位于第一测试层下方的芯片测试电路，那么，所述第二芯片测试电路的第一测试层分别和被测芯片的偶数层金属层对应，即所述第一芯片测试电路的第二测试层分别和被测芯片的奇数层金属层对应，最后可以结合利用两个芯片测试电路的测试结果来对被测芯片的内部情况进行综合分析，进一步得出更为准确的判断。下面先以任意一个芯片测试电路为例进行说明。

[0076] 首先，提供测试器件，所述测试器件具有第一测试端A和第二测试端B。在本发明实施例中，所述测试器件可以为万用表，但不限于此。

[0077] 接着，请参考图10，将所述测试电路200中一层测试结构的第一测试层210的多个第一导电块211与所述第一测试端A电连接，将该层测试结构的第二测试层220的多个第三导电块233与所述第二测试端B电连接。

[0078] 接着，监测所述测试器件是否有电流通过，判断所述测试结构的第一测试层210和第二测试层220之间是否存在漏电流。

[0079] 接着，根据所述漏电流测试结果，判断与所述第二测试端B连接的第二测试层的介质材料是否出现裂缝，即，当所述测试结构的第一测试层和第二测试层之间存在漏电流，则所述第二测试接口连接的第二测试层的介质材料出现裂缝。

[0080] 由于所述第二测试层和被测芯片的一层金属层对应，用于模拟对应的金属层，且位于焊垫下和所述对应的金属层承受相同的压力，因此根据所述第二测试层中介质材料是否出现裂缝可以推断出所述对应的金属层是否也出现裂缝。

[0081] 另外，在本发明实施例中，由于所述第一芯片测试电路的第二金属层和被测芯片的偶数层金属层对应，因此当上述测试电路为第一芯片测试电路时，可以根据上述测试结果推断出所有偶数层金属层是否出现裂缝。由于所述第二芯片测试电路的第二金属层和被测芯片的奇数层金属层对应，因此当所述测试电路为第二芯片测试电路时，可以根据上述测试结果推断出所有奇数层金属层是否出现裂缝。

[0082] 如果同时使用第一芯片测试电路和第二芯片测试电路进行测试就可以测试出被测芯片的所有金属层是否出现裂缝。

[0083] 当所述测试电路包含多层测试结构时，还可以在相邻测试结构之间进行测试。

[0084] 首先，请参考图11，将一层测试结构的第二测试层220的多个第三导电块233与所述第一测试端A电连接，将与该层测试结构相邻的测试结构的第一测试层210的第一导电块211与所述第二测试端B电连接。

[0085] 接着，监测所述测试器件是否有电流通过，从而判断所述测试结构和相邻测试结构之间是否存在漏电流。

[0086] 接着，根据所述漏电流测试结果，判断所述测试结构和相邻测试结构之间的层间介质层是否出现裂缝，即，当所述测试结构和相邻测试结构之间存在漏电流，则所述测试结构和相邻测试结构之间的层间介质层出现裂缝。

[0087] 由于所述第一测试层和第二测试层分别对应被测芯片的一层金属层，那么所述相邻测试结构之间的层间介质层和被测芯片中的两金属层之间的层间介质材料相对应，因此根据所述相邻测试结构之间的层间介质层是否出现裂缝可以推断出与所述层间介质层对应的被测芯片的层间介质材料也出现裂缝。

[0088] 另外，请参考图12，当所述芯片测试电路包含第二导电插塞250时，利用所述芯片测试电路进行测试的方法可以包括：将所述测试电路200中一层测试结构的第一测试层210的多个第一导电块211与所述第一测试端A电连接，将与该层测试结构相邻的测试结构的第一测试层210的多个第一导电块211与所述第二测试端B电连接；接着，监测所述测试器件是否有漏电流通过。

[0089] 由于该层测试结构的第二测试层和与其相邻的测试结构的第一测试层之间通过第二导电插塞250连通，那么上述测试过程实际上可以测试出该层测试结构的第一测试层和第二测试层之间是否出现漏电流，因此根据上述漏电流测试结果，也可以判断出该层测试结构中的第二测试层的介质材料是否出现裂缝。

[0090] 综上所述，本发明的实施例具有以下优点：

[0091] 在本发明的实施例中，通过形成第一测试层和第二测试层来模拟被测芯片中的金属层，且通过形成第一导电插塞来模拟被测芯片中的导电插塞，因此本发明实施例所提供的芯片测试电路更够更加逼真的模拟被测芯片的结构，从而能够更加准确的反应被测芯片的实际内部情况。

[0092] 其次，所述第二导电块的横截面形状为非方形或非圆形，且所述第二导电块的横截面周长比面积相同的方形或圆形的周长大。也就是说，所述第二导电块在保持横截面积不变的情况下，具有更大周长。那么，第一导电块在相同压力下承受的压强不变，在相同厚度的情况下与第二和第三测试结构之间的所述介质材料的接触面积更大。因此，相同压强的情况下，在所述第二导电块和介质材料的接触面出现裂缝的几率更大，从而进一步提高所述测试电路的灵敏度。

[0093] 再次，和每一个环状结构的第二导电块电连接的第一导电插塞可以为一个或者多个。当所述第二导电块上包含多个第一导电插塞时，可以把当第一导电插塞为一个时所承受压力通过多个第一导电插塞分散施加在靠近所述介质材料内侧的多个区域，使得测试电路中的介质材料更加容易出现裂缝，从而进一步提高芯片测试电路的灵敏度。

[0094] 最后，所述芯片测试电路中的第一测试层和第二测试层分别对应被测芯片的一层金属层，通过在同一测试结构的所述第一测试层和第二测试层之间以及在相邻测试结构之间进行测试，然后根据其测试结果可以准确判断被测芯片出现损坏的位置，从而提高了芯片测试的精准度。

[0095] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。