一种半导体器件的制造方法

摘要

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在其上依次形成一氧化硅层和一氮化硅层；蚀刻所述氮化硅层和所述氧化硅层，形成一虚拟栅极结构；执行一低掺杂离子注入，形成未激活的低掺杂源/漏区；执行一袋状区离子注入，形成未激活的袋状区；形成一牺牲层，以覆盖所述虚拟栅极结构；研磨所述牺牲层，以露出所述虚拟栅极结构的顶部；去除所述虚拟栅极结构，以获得用于形成栅极结构的凹槽；在所述凹槽中形成所述栅极结构；在所述栅极结构的两侧形成紧靠所述栅极结构的侧壁结构；执行一重掺杂离子注入并退火，形成重掺杂源/漏区。根据本发明，在实施所述袋状区离子注入时，注入离子不会对所述半导体器件的栅极结构造成任何影响。

权利要求

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上依次形成一氧化硅层和一氮化硅层；

蚀刻所述氮化硅层和所述氧化硅层，以在所述半导体衬底上形成一虚拟栅极结构；

执行一低掺杂离子注入，以在所述半导体衬底中形成未激活的低掺杂源/漏区；

执行一袋状区离子注入，以在所述半导体衬底中形成未激活的袋状区，所述袋状区离子注入在所述虚拟栅极结构中注入掺杂离子；

在所述半导体衬底上形成一牺牲层，以覆盖所述虚拟栅极结构；

研磨所述牺牲层，以露出所述虚拟栅极结构的顶部；

去除所述虚拟栅极结构，以获得用于形成栅极结构的凹槽的同时，消除实施所述袋状区离子注入对所述虚拟栅极结构造成的影响；

在所述凹槽中形成所述栅极结构；

在所述栅极结构的两侧形成紧靠所述栅极结构的侧壁结构；

执行一重掺杂离子注入并退火，以在所述半导体衬底中形成重掺杂源/漏区。

2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述氧化硅层和所述氮化硅层。

3.根据权利要求1所述的方法，其特征在于，在所述袋状区离子注入之后，还包括执行一快速热退火工艺的步骤。

4.根据权利要求3所述的方法，其特征在于，所述快速热退火步骤分两次进行，即在所述低掺杂离子注入之后进行第一次快速热退火步骤以及在所述袋状区离子注入之后进行第二次快速热退火步骤。

5.根据权利要求1所述的方法，其特征在于，所述袋状区离子注入的离子与所述低掺杂离子注入的离子导电类型相反。

6.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述牺牲层。

7.根据权利要求1或6所述的方法，其特征在于，所述牺牲层的材料为氧化物。

8.根据权利要求1所述的方法，其特征在于，以所述牺牲层为掩膜，采用等离子体蚀刻工艺实施所述虚拟栅极结构的去除。

9.根据权利要求1所述的方法，其特征在于，在所述凹槽中形成所述栅极结构的工艺步骤包括：在所述凹槽的底部先形成一栅极介质层；再在所述半导体衬底上形成一栅极材料层，以完全填充所述凹槽；然后，研磨所述栅极材料层，以露出所述牺牲层；最后，去除所述牺牲层。

10.根据权利要求1所述的方法，其特征在于，所述侧壁结构包括至少一层氧化物层和/或至少一层氮化物层。

说明书

一种半导体器件的制造方法

技术领域

[0001] 本发明涉及半导体制造工艺，具体而言涉及一种在半导体器件栅极两侧的衬底中形成袋状注入区的方法。

背景技术

[0002] 随着半导体器件向高密度和小尺寸发展，金属-氧化物-半导体（MOS）晶体管是主要的驱动力。驱动电流和热载流子注入是MOS晶体管设计中最为重要的两个参数。传统设计通过控制栅极介质层、沟道区、阱区、源/漏延伸区的掺杂形状、袋状注入区及源/漏区的注入形状和热预算等来获得预期的性能。

[0003] 执行袋状区离子注入的目的是形成袋状注入区将栅极下方的低掺杂源/漏结包裹住，从而有效抑制住由漏致势垒降低（DIBL）所导致的短沟道效应。实施所述袋状区离子注入时，注入离子的入射方向相对于与衬底相垂直的方向偏移一定的角度，所述角度最大为45度。此时，栅极两侧只有很薄的氧化物侧壁对其进行保护，因此，所述注入离子将会进入所述栅极中。由于进入所述栅极中的注入离子对栅极介质层和栅极之间的界面电荷起到一定的补偿作用，因此，所述袋状区离子注入导致栅极耗尽区的波动，此波动效应又转而造成半导体器件阈值电压的不匹配特性的放大，最终影响半导体器件的正常工作。

[0004] 因此，需要提出一种方法，在实施所述袋状区离子注入时，不会引发所述栅极耗尽区的波动，从而使半导体器件阈值电压的不匹配特性满足器件设计时预定的要求。

发明内容

[0005] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成一氧化硅层和一氮化硅层；蚀刻所述氮化硅层和所述氧化硅层，以在所述半导体衬底上形成一虚拟栅极结构；执行一低掺杂离子注入，以在所述半导体衬底中形成未激活的低掺杂源/漏区；执行一袋状区离子注入，以在所述半导体衬底中形成未激活的袋状区；在所述半导体衬底上形成一牺牲层，以覆盖所述虚拟栅极结构；研磨所述牺牲层，以露出所述虚拟栅极结构的顶部；去除所述虚拟栅极结构，以获得用于形成栅极结构的凹槽；在所述凹槽中形成所述栅极结构；在所述栅极结构的两侧形成紧靠所述栅极结构的侧壁结构；执行一重掺杂离子注入并退火，以在所述半导体衬底中形成重掺杂源/漏区。

[0006] 进一步，采用化学气相沉积工艺形成所述氧化硅层和所述氮化硅层。

[0007] 进一步，在所述袋状区离子注入之后，还包括执行一快速热退火工艺的步骤。

[0008] 进一步，所述快速热退火步骤分两次进行，即在所述低掺杂离子注入之后进行第一次快速热退火步骤以及在所述袋状区离子注入之后进行第二次快速热退火步骤。

[0009] 进一步，所述袋状区离子注入的离子与所述低掺杂离子注入的离子导电类型相反。

[0010] 进一步，采用化学气相沉积工艺形成所述牺牲层。

[0011] 进一步，所述牺牲层的材料为氧化物。

[0012] 进一步，以所述牺牲层为掩膜，采用等离子体蚀刻工艺实施所述虚拟栅极结构的去除。

[0013] 进一步，在所述凹槽中形成所述栅极结构的工艺步骤包括：在所述凹槽的底部先形成一栅极介质层；再在所述半导体衬底上形成一栅极材料层，以完全填充所述凹槽；然后，研磨所述栅极材料层，以露出所述牺牲层；最后，去除所述牺牲层。

[0014] 进一步，所述侧壁结构包括至少一层氧化物层和/或至少一层氮化物层。

[0015] 根据本发明，在实施所述袋状区离子注入时，注入离子不会对所述半导体器件的栅极结构造成任何影响。

附图说明

[0016] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

[0017] 附图中：

[0018] 图1A-图1J为本发明提出的在半导体器件栅极两侧的衬底中形成袋状注入区的方法的各步骤的示意性剖面图；

[0019] 图2为本发明提出的在半导体器件栅极两侧的衬底中形成袋状注入区的方法的流程图。

具体实施方式

[0020] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0021] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的在半导体器件栅极两侧的衬底中形成袋状注入区的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0022] 应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[0023] 下面，参照图1A-图1J和图2来描述本发明提出的在半导体器件栅极两侧的衬底中形成袋状注入区的方法的详细步骤。

[0024] 参照图1A-图1J，其中示出了本发明提出的在半导体器件栅极两侧的衬底中形成袋状注入区的方法的各步骤的示意性剖面图。

[0025] 首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，同时所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中未示出所述隔离结构和所述阱结构。

[0026] 接下来，在所述半导体衬底100上依次形成一氧化硅层101和一氮化硅层102。采用本领域技术人员所熟习的各种适宜的工艺技术来形成所述氧化硅层101和所述氮化硅层102，例如化学气相沉积工艺。

[0027] 接着，如图1B所示，蚀刻所述氮化硅层102和所述氧化硅层101，以在所述半导体衬底100上形成一虚拟栅极结构103。

[0028] 接着，如图1C所示，执行一低掺杂离子注入，以在所述半导体衬底100中形成未激活的低掺杂源/漏区104。

[0029] 在现有技术中，以NMOS晶体管为例进行说明，所述低掺杂离子注入是以所述虚拟栅极结构103为掩膜，在所述半导体衬底100中进行所述低掺杂离子注入，以在所述半导体衬底100中形成所述未激活的低掺杂源/漏区104。由于该区域为NMOS晶体管区域，因此，所述低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。

[0030] 当所述低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当所述低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。

[0031] 当MOS晶体管为PMOS晶体管时，所述低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。

[0032] 当所述低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。当所述低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。

[0033] 接着，如图1D所示，执行一袋状区离子注入，以在所述半导体衬底100中形成未激活的袋状区105。

[0034] 在现有技术中，以NMOS晶体管为例进行说明，所述袋状区离子注入是以所述虚拟栅极结构103为掩膜，在所述半导体衬底100中进行所述袋状区离子注入，以在所述半导体衬底100中形成所述未激活的袋状区105。所述袋状区离子注入的深度略大于所述低掺杂离子注入的深度，且所述袋状区离子注入的离子与所述低掺杂离子注入的离子导电类型相反，因此，所述袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。

[0035] 当所述袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

[0036] 当所述袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100-150keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

[0037] 在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与所述低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的所述袋状区105将所述低掺杂源/漏区104包裹住，从而有效抑制住由漏致势垒降低（DIBL）所导致的短沟道效应。

[0038] 当MOS晶体管为PMOS晶体管时，所述袋状区离子注入的掺杂离子可以是磷离子或者砷离子等。

[0039] 当所述袋状区离子注入的掺杂离子为磷离子时，离子注入的能量范围为5-35keV，离子注入的剂量为1.0×e13-1.0×e14cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

[0040] 当所述袋状区离子注入的掺杂离子为砷离子时，离子注入的能量范围为10-50keV，离子注入的剂量为1.0×e13-1.0×e14cm-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。

[0041] 接下来，执行一快速热退火工艺，以在所述半导体衬底100中形成低掺杂源/漏区和袋状区。通过所述快速热退火，可以激活所述低掺杂源/漏区和所述袋状区中的掺杂离子并消除上述离子注入产生的缺陷。在其它实施例中，也可以采用其它退火方式，应能达到类似的效果。

[0042] 在本实施例中，所述快速热退火步骤是在所述低掺杂离子注入和所述袋状区离子注入步骤之后进行，但并不以此为限，在其它实施例中，所述快速热退火步骤也可以分两次进行，即在所述低掺杂离子注入步骤之后进行第一次快速热退火步骤以及在所述袋状区离子注入步骤之后进行第二次快速热退火步骤。

[0043] 接着，如图1E所示，在所述半导体衬底100上形成一牺牲层106，以覆盖所述虚拟栅极结构103。本实施例中，采用化学气相沉积工艺形成所述牺牲层106，所述牺牲层106的材料为氧化物。

[0044] 接下来，研磨所述牺牲层106，以露出所述虚拟栅极结构103的顶部。本实施例中，所述研磨为化学机械研磨（CMP）。

[0045] 接着，如图1F所示，去除所述虚拟栅极结构103，以获得用于形成栅极结构的凹槽107。本实施例中，以所述牺牲层106为掩膜，采用等离子体蚀刻工艺实施所述去除过程。

[0046] 接着，如图1G所示，在所述凹槽107的底部先形成一栅极介质层108，所述栅极介质层108可以是氧化硅（SiO2）或者氮氧化硅（SiON）。对于65nm以下工艺节点而言，所述栅极介质层108优选采用具有高介电常数（高k）的材料，其可包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。然后，在所述半导体衬底100上形成一栅极材料层109，以完全填充所述凹槽107。所述栅极材料层109可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。在本实施例中，优选多晶硅层构成所述栅极材料层109。所述栅极介质层108的形成工艺可以是化学气相沉积工艺。所述栅极材料层109的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的是化学气相沉积工艺，例如低压等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺。

[0047] 接着，如图1H所示，在所述半导体衬底100上形成栅极结构110。形成所述栅极结构110的工艺步骤包括：先研磨所述栅极材料层109，以露出所述牺牲层106；再去除所述牺牲层106。

[0048] 接着，如图1I所示，在所述栅极结构110的两侧形成紧靠所述栅极结构110的侧壁结构111。其中，所述侧壁结构111可以包括至少一层氧化物层和/或至少一层氮化物层。本实施例中，所述侧壁结构111由氧化硅、氮化硅共同构成，其形成工艺为本领域技术人员所熟习，在此不再加以赘述。

[0049] 接着，如图1J所示，执行一重掺杂离子注入并退火，以在所述半导体衬底100中形成重掺杂源/漏区112。形成所述重掺杂源/漏区112的工艺为本领域技术人员所熟习，在此不再加以赘述。

[0050] 至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，在实施所述袋状区离子注入时，不会引发栅极耗尽区的波动，从而使半导体器件阈值电压的不匹配特性满足器件设计时预定的要求。

[0051] 参照图2，其中示出了本发明提出的在半导体器件栅极两侧的衬底中形成袋状注入区的方法的流程图，用于简要示出整个制造工艺的流程。

[0052] 在步骤201中，提供半导体衬底，在所述半导体衬底上依次形成一氧化硅层和一氮化硅层；

[0053] 在步骤202中，蚀刻所述氮化硅层和所述氧化硅层，以在所述半导体衬底上形成一虚拟栅极结构；

[0054] 在步骤203中，执行一低掺杂离子注入，以在所述半导体衬底中形成未激活的低掺杂源/漏区；

[0055] 在步骤204中，执行一袋状区离子注入，以在所述半导体衬底中形成未激活的袋状区；

[0056] 在步骤205中，在所述半导体衬底上形成一牺牲层，以覆盖所述虚拟栅极结构；

[0057] 在步骤206中，研磨所述牺牲层，以露出所述虚拟栅极结构的顶部；

[0058] 在步骤207中，去除所述虚拟栅极结构，以获得用于形成栅极结构的凹槽；

[0059] 在步骤208中，在所述凹槽中形成所述栅极结构；

[0060] 在步骤209中，在所述栅极结构的两侧形成紧靠所述栅极结构的侧壁结构；

[0061] 在步骤210中，执行一重掺杂离子注入并退火，以在所述半导体衬底中形成重掺杂源/漏区。

[0062] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。