快闪存储器控制器和快闪存储器控制方法

摘要

一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断该快闪存储器控制器的状态；一处理单元，连接该读写单元与该状态单元，用以操作该读写单元；以及一备用单元，连接一第一数据线、一第二数据线与该读写单元，其中当该快闪存储器控制器无法正常运作时，该备用单元通过该第一数据线与该第二数据线接收一外部信号，并依照该外部信号控制该读写单元。

权利要求

1.一种快闪存储器控制器，包括：

一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；

一状态单元，用以判断该快闪存储器控制器的状态；

一处理单元，连接该读写单元与该状态单元，用以操作该读写单元；

一备用单元，连接一第一数据线、一第二数据线与该读写单元，其中当该快闪存储器控制器无法正常运作时，该备用单元通过该第一数据线与该第二数据线接收一外部信号，并依照该外部信号控制该读写单元；以及一备用单元控制器，用以连接该第一数据线与该第二数据线，当该快闪存储器控制器无法正常运作时，该备用单元控制器通过该备用单元修改快闪存储器内的错误内容。

2.如权利要求1所述的快闪存储器控制器，其中当该快闪存储器控制器正常运作时，该状态单元输出一休眠信号给该备用单元。

3.如权利要求2所述的快闪存储器控制器，其中当该备用单元收到该休眠信号时，该备用单元暂停运作。

4.如权利要求1所述的快闪存储器控制器，其中该第一数据线为DAT1，且该第二数据线为DAT2。

5.如权利要求4所述的快闪存储器控制器，其中该备用单元控制器用以发送该外部信号。

6.如权利要求1所述的快闪存储器控制器，其中该外部信号符合内部整合电路总线规范。

7.如权利要求1所述的快闪存储器控制器，其中该读写单元包括：一快闪存储器存取状态机，用以从该快闪存储器读取数据；以及一静态随机存取存储器，用以储存数据。

8.如权利要求1所述的快闪存储器控制器，其中该快闪存储器控制器为嵌入式快闪存储器控制器。

9.一种快闪存储器控制方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括：判断该快闪存储器控制器是否正常运作；

当该快闪存储器控制器无法正常运作时，经由该快闪存储器控制器的一备用单元通过一第一数据线与一第二数据线接收一外部信号；以及依照该外部信号控制该读写单元，

其中，一备用单元控制器用以连接该第一数据线与该第二数据线，当该快闪存储器控制器无法正常运作时，该备用单元控制器通过该备用单元修改快闪存储器内的错误内容。

10.如权利要求9所述的快闪存储器控制方法，包括：当该快闪存储器控制器正常运作时，经由该状态单元输出一休眠信号给该备用单元。

11.如权利要求10所述的快闪存储器控制方法，更包括：当该备用单元收到该休眠信号时，暂停该备用单元的运作。

12.如权利要求9所述的快闪存储器控制方法，其中该第一数据线为DAT1，且该第二数据线为DAT2。

13.如权利要求9所述的快闪存储器控制方法，其中该备用单元控制器用以发送该外部信号。

14.如权利要求9所述的快闪存储器控制方法，其中该外部信号符合内部整合电路总线规范。

15.如权利要求9所述的快闪存储器控制方法，其中该快闪存储器控制器为嵌入式快闪存储器控制器。

说明书

快闪存储器控制器和快闪存储器控制方法

技术领域

[0001] 本揭露有关于快闪存储器装置，特别有关于一种嵌入式快闪存储器装置。

背景技术

[0002] 非挥发快闪存储器(non-volatile memory)被广泛使用在很多应用中，例如固态硬盘(solid-state disk，SSD)、存储卡、数码相机、数码摄影机、多媒体播放器、移动电话、电脑和许多其他电子装置。

[0003] 然而，当储存在快闪存储器中的处理数据(例如固件firmware、表单table)遗失或受损时，会导致快闪存储器控制器的处理单元无法正常操作，使得使用者无法读取快闪存储器中的内容。因此，亟需要一种快闪存储器控制器，使得当储存在快闪存储器中的处理数据受损时，仍可分析并拯救快闪存储器的数据。

发明内容

[0004] 有鉴于此，本揭露提供一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断该快闪存储器控制器的状态；一处理单元，连接该读写单元与该状态单元，用以操作该读写单元；以及一备用单元，连接一第一数据线、一第二数据线与该读写单元，其中当该快闪存储器控制器无法正常运作时，该备用单元通过该第一数据线与该第二数据线接收一外部信号，并依照该外部信号控制该读写单元。

[0005] 本揭露亦提供一种快闪存储器控制器，适用于具有读写单元、状态单元和处理单元的快闪存储器控制器与快闪存储器，包括：判断该快闪存储器控制器是否正常运作；当该快闪存储器控制器无法正常运作时，经由该快闪存储器控制器的备用单元通过第一数据线与第二数据线接收外部信号；以及依照该外部信号控制该读写单元。

[0006] 为了让本发明的该和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

附图说明

[0007] 图1本揭露的快闪存储器控制器190的一示意图；

[0008] 图2本揭露的快闪存储器装置200的一示意图；

[0009] 图3本揭露的快闪存储器控制方法的一流程图；以及

[0010] 图4本揭露的快闪存储器控制方法的另一流程图。

[0011] 主要元件符号说明：

[0012] 190：快闪存储器控制器；    110：读写单元；

[0013] 120：状态单元；            130：处理单元；

[0014] 140：辅助单元；            150：快闪存储器；

[0015] 160、260：传输通道；        270：主控装置；

[0016] 280：备用单元控制器；

[0017] 190：快闪存储器控制器；

[0018] 111：快闪存储器存取状态机；

[0019] 112：静态随机存取存储器；

[0020] CLK：时脉信号线；

[0021] CMD：命令信号线；

[0022] ES：外部信号；

[0023] DS：修眠信号；

[0024] PD：处理数据；

[0025] DAT0～DAT3：数据线；

[0026] 200：快闪存储器系统。

具体实施方式

[0027] 前文已对本发明做各特征的摘要，请参考本文及附图，于此将做更详细的描述。本发明配合附图做详细的描述，然而非用以限制本发明。相反的，在不脱离权利要求书中所界定的范围及精神，本发明当可做所有型式的更动及润饰。

[0028] 图1本揭露的快闪存储器控制器190的一示意图。如图1所示，快闪存储器控制器190包括一读写单元(read/write unit)110、一状态单元(state machine)120、一处理单元
130和一备用单元(reserve unit)140。读写单元110连接一快闪存储器150，并用以执行一写入指令或一读取指令。

[0029] 详细而言，读写单元110包括一快闪存储器存取状态机(flash access statemachine)111和一静态随机存取存储器(static random access memory，SRAM)112。快闪存储器存取状态机111耦接于处理单元130和快闪存储器150之间，用以执行一写入指令或一读取指令。快闪存储器150可以是与非栅型(NAND)快闪存储器(flashmemory)或或非栅型(NOR)快闪存储器。

[0030] 另外，快闪存储器存取状态机111输出存取信号至快闪存储器150，存取信号可包括芯片致能信号(CE#)、命令锁存(latch)致能信号(CLE)、位址锁存致能信号(ALE)、写入致能信号(WE#)、读取致能信号(RE#)及待命/忙碌信号(R/B#)。静态随机存取存储器112耦接至快闪存储器存取状态机111、状态单元120和处理单元130，用以储存任何来自于状态单元120或处理单元130的数据。

[0031] 状态单元120用以判断快闪存储器控制器190的状态。状态单元120耦接于处理单元130与主控装置(host)(如图2的主控装置270)之间，并且状态单元120经由符合嵌入式快闪存储器规范的一传输通道160与主控装置进行通信。状态单元120为一嵌入式快闪存储器状态机(embeded multi media card state machine，EMMCstate machine)及/或一安全数字存储卡状态机(secure digital memory card statemachine，SD state machine)。

[0032] 处理单元130连接读写单元110与状态单元120，用以操作读写单元110。备用单元140连接数据线DAT1和DAT2、读写单元110、处理单元130和状态单元120。当快闪存储器控制器190无法正常运作时，备用单元140通过数据线DAT1和DAT2接收一外部信号(external signal)ES，并依照外部信号ES控制读写单元110。然而，当快闪存储器控制器190正常运作时，状态单元120输出一休眠信号DS给备用单元140。当备用单元140收到休眠信号DS时，该备用单元140暂停运作。

[0033] 需说明的是，状态单元120具有两种模式，一种是序列周边介面模式(serialperipheral interface mode，SPI mode)，另外一种则是安全数字模式(secure digitalmode，SD mode)。当状态单元120为安全数字存储卡状态机时，传输通道160包括一时脉信号线CLK、一命令信号线CMD和数个数据线DAT0～DAT3。当状态单元120为嵌入式快闪存储器状态机时，传输通道160包括时脉信号线CLK、命令信号线CMD和数个数据线DAT0～DAT7。

[0034] 另外，当状态单元120操作在安全数字模式时，只有数据信号线DAT0～DAT3可以传递信号。当状态单元120操作在序列周边介面模式时，数据信号线DAT0会被主控装置所使用，并且数据信号线DAT3操作在接地准位。因此，利用数据信号线DAT1和DAT2来接收外部信号ES为较佳的实施例。

[0035] 图2本揭露的快闪存储器系统200的一示意图。如图2所示，快闪存储器系统200包括快闪存储器1 50、快闪存储器控制器190和备用单元控制器280。快闪存储器150和快闪存储器控制器190的组合为嵌入式快闪存储器装置(embeddedmulti media card，EMMC)，耦接至主控装置270。备用单元控制器280用以输出外部信号ES，并且外部信号ES符合内部整合电路总线(Inter-Integrated Circuit Bus，I2C-BUS)协定(protoco1)。进一步来说，备用单元140以内部整合电路总线协定与备用单元控制器280进行通信，换言之，备用单元140为内部整合电路从属装置，备用单元控制器280为内部整合电路主控装置。在本揭露实施例中，快闪存储器150、快闪存储器控制器190与主控装置270皆设置在同一电路板上，其中快闪存储器150与快闪存储器控制器190焊在该电路板上。

[0036] 此外，在本揭露实施例中，在该电路板上保留信号线DAT1和DAT2的测试垫(test pad)TP1和TP2，因此当快闪存储器控制器190不正常运作(不管任何原因所产生的不正常运作)时，将备用单元控制器280连接至信号线DAT1和DAT2的测试垫TP1和TP2，使得备用单元控制器280可经由数据线DAT1和DAT2的通道以内部整合电路总线协定来控制备用单元140，并且备用单元140可控制快闪存储器存取状态机11 1和静态随机存取存储器112。快闪存储器控制器190不正常操作的原因有很多种，包括快闪存储器控制器190内任何一个元件发生错误，或者是不正确的处理数据PD(包含固件firmware)导致处理单元130无法正常工作。

[0037] 备用单元控制器280可通过备用单元140修改快闪存储器150内的错误内容，使得处理单元130不会因为快闪存储器150内的错误的处理内容PD而停止运作。在某些实施例中，当处理单元130因损毁而不能正常操作，或快闪存储器150的某些内容使得处理单元130不能正常操作时，备用单元140亦可将快闪存储器150内的所有内容输出至备用单元控制器280，以达到拯救数据的目的。

[0038] 图3本揭露的快闪存储器侦错方法的一流程图，如图3所示，快闪存储器侦错方法包括下列步骤。

[0039] 于步骤S31，判断快闪存储器控制器190是否正常运作。当快闪存储器控制器190无法正常运作时，进入步骤S32，经由快闪存储器控制器190的备用单元140通过数据线DAT1和DAT2接收外部信号ES。于步骤S33，依照外部信号ES控制读写单元110。

[0040] 图4本揭露的快闪存储器侦错方法的另一流程图，如图4所示，步骤S41～S43与步骤S31～S33相同。当快闪存储器控制器190正常运作时，进入步骤S44，经由状态单元120输出一休眠信号DS给备用单元140。于步骤S45，当备用单元190收到休眠信号DS时，暂停备用单元140的运作。

[0041] 综上所述，当快闪存储器150的某些错误内容使得处理单元130而不能正常操作时，不必将快闪存储器控制器190或快闪存储器150解焊(desolder)，或者是增加额外的测试点来存取快闪存储器150的内容，只需将备用单元控制器280接上原本传输通道260的其中两个脚位(footprint)或测试点TP1和TP2，即可分析或拯救快闪存储器150的内部数据。

[0042] 以上叙述许多实施例的特征，使所属技术领域中具有通常知识者能够清楚理解本说明书的形态。所属技术领域中具有通常知识者能够理解其可利用本发明揭示内容为基础以设计或更动其他工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中具有通常知识者亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。